面向申威處理器的高性能電源拓撲結構設計

高劍剛，周培峰，袁 博，楊培和，鄭 浩

（1.國家并行計算機工程技術研究中心，北京 100190；2.江南計算技術研究所，江蘇 無錫 214083）

0 引 言

隨著處理器體系架構和生產工藝的不斷創新發展，申威眾核處理器的性能不斷提升，頻率越來越快、供電電壓越來越低，對功耗需求也越來越大，電壓穩定性和瞬態響應對供電單元的設計要求也越來越高[1,2]。近年來，基于脈沖寬度調制（Pulse Width Modulation，PWM）控制信號的多相開關電源，廣泛應用于板卡級高性能芯片的核心供電設計中[3,4]。但是，當芯片供電需求超過PWM控制器輸出相數時，業界通常采用單路信號控制多路功率器件的架構。該架構雖然可以在一定程度上滿足供電需求，但是對于處理器電源，特別是電壓穩定性和瞬態響應特性，會有比較大的影響和限制[5,6]。本文針對申威眾核處理器供電需求，提出采用PWM控制器NCP4208和Dr-MOS功率芯片FDMF6823C等核心器件，結合ISL6617倍相器，設計開發了1種電源拓撲結構。其通過電源分配網絡的目標阻抗獲取，優化布局結構，可有效增強電源供電穩定性，擴展性良好，最高可擴展至1 000 A輸出能力，滿足高性能眾核處理器等芯片的低電壓、大功率、大波動供電需求[7]。

1 系統設計

根據眾核處理器的供電需求特點，電源系統的PWM控制器選用NCP4208。該控制器采用同步整流和8相交錯并聯技術，可大幅提高轉換效率和功率密度，同時支持內部集成電路（Inter-Integrated Circuit，I2C）通信，遠程在線配置各種電氣參數。功率芯片選用FDMF6823C，該器件內部集成驅動器和功率MOSFET，最大輸出電流為50 A。PWM倍相器選用ISL6617，該芯片支持2級倍相，可將NCP4208控制信號擴展至32相，有效擴展控制器驅動能力，增強電源穩定性，降低電源占板面積。同時，采用1片微控制單元（Microcontroller Unit，MCU）實現電源管理。電源系統拓撲結構如圖1所示。

圖1 電源系統拓撲結構

2 硬件設計

2.1 PWM控制器電路設計

通過PWM控制芯片NCP4208產生8相脈寬調制信號，再通過倍相器ISL6617將8相脈寬調制信號倍增至16相，進一步提高控制芯片驅動能力。通過外部引腳的高低電平控制NCP4208的輸出啟停。電壓識別碼（Voltage Identification Digital，VID）通過I2C接口設定。可以通過調節補償元件的參數值改變反饋環路的穩定性。NCP4208可以對各路電流進行實時采樣，并保證負載分配均衡，通過I2C端口讀取工作狀態和檢測電壓電流數值，對工作參數進行在線修改。PWM控制器原理如圖2所示。

圖2 PWM控制器電路原理

NCP4208的直流輸出電阻可以通過I2C命令設為0，即輸出電壓不隨負載增加而變化，保證輸出電壓始終為恒定數值。該電路在印刷電路板（Printed Circuit Board，PCB）布線設計時，須注意電源反饋差分信號線的電壓檢測正極（Voltage Sense Positive，VSP）和電壓檢測負極（Voltage Sense Negative，VSN），布線路徑應保持平衡，并遠離開關區域。

2.2 功率級電路設計

功率電路每相由1片型號為FDMF6823C的Dr-MOS芯片、電感以及輸入輸出電容組成。其中，Dr-MOS芯片中包含上、下金氧半場效晶體管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）和驅動電路，采用貼裝方式，有利于減少損耗和散熱，功率級電路原理如圖3所示。

圖3 功率級電路原理圖

FDMF6823C電流檢測采用典型的電感直流電阻（Direct Current Resistance，DCR）檢測方式，如圖4所示。

圖4 DCR電流檢測原理

該信號連接至NCP4208相應的引腳，經內部采樣獲取輸出電流值。同時，通過NCP4208的ILIM引腳電平來設置限流閾值，當引腳電平到達該閾值時，觸發過流保護。

2.3 補償電路設計

補償器框架如圖5所示。

圖5 補償器框架

補償電路傳遞函數公式為

式中：ωZ1與ωZ2為2個零點，用于抵消LC雙重極點；ωP2為高頻極點，用于消除高頻噪聲；ω0為直流增益，零極點用于消除直流誤差，對應于模擬補償器中的積分器。

上述傳遞函數在NCP4208中以離散化方式表示，其公式為

2.4 目標阻抗獲取

基于眾核處理器的電學特性，通過建立處理器核心電路的仿真模型，向仿真模型輸入激勵信號，獲取處理器芯片對電源分配系統的時域翻轉電流；通過傅里葉變換將時域翻轉電流轉換為頻域翻轉電流，獲得與頻域翻轉電流對應的電源分配系統的目標阻抗，如圖6所示。

圖6 目標阻抗獲取流程

目標阻抗公式為

式中：ZTarget為目標阻抗；USuppiy_Voltage為負載芯片的供電電壓；RAllowed_Ripple為電源噪聲容限；IF_Current為頻域翻轉電流。

2.5 電源Layout優化

為應對低電壓大電流的供電挑戰，通過改進電源轉換芯片的放置方式，在中央處理器（Central Processing Unit，CPU）四周布局放置，可以有效減小電源輸出端到CPU負載端的距離，減小電源平面路徑壓降和功率損失，實現更高的電源供電性能。電源電路在CPU四面布局的結構如圖7所示。

圖7 電源供電電路在CPU四周的布局結構

3 性能測試

本電源系統測試時，以模擬電子負載代替處理器芯片進行相關實驗，對PWM波形、靜態紋波、動態特性、轉換效率等進行測試，具體結果如下。

3.1 PWM波形

用示波器測試PWM信號的波形如圖8所示。由圖8結果可知，開關頻率為508 kHz，與500 kHz設計值基本相吻合，控制信號穩定無抖動。

圖8 PWM控制信號實測波形

3.2 靜態紋波

電子負載施加300 A負載電流，用示波器捕捉輸出電壓靜態紋波，結果如圖9所示。由圖9結果可知，輸出電壓穩定，靜態紋波峰峰值14.4 mV。

圖9 靜態紋波實測波形

3.3 動態特性

用電子負載施加動態負載（ΔI=300 A，di/dt=80 A/μs，fload=0.5 kHz，D=50%），用示波器捕捉輸出電壓波形，結果如圖10所示。由圖10可知，負載變化時，輸出波動約為±50 mV，其中加載調整時間約為100 μs，去載調整時間約為100 μs。

圖10 動態特性實測波形

3.4 轉換效率

用電子負載施加負載電流，調整負載電流大小，測試并記錄輸入輸出電壓和輸入輸出電流，并計算得出轉換效率，結果如圖11所示。由圖11可知，轉換效率最高可達87.5%。

圖11 電源轉換效率實測結果

4 結 論

本文面向申威眾核處理器供電需求，提出并采用基于PWM控制器NCP4208和Dr-MOS功率芯片FDMF6823C設計了1種高性能可擴展的電源拓撲結構。通過目標阻抗獲取，優化布局結構，有效提高了電源供電穩定性和并聯特性，滿足眾核處理器等對供電能力、電壓精度、動態特性等要求。同時，該拓撲結構可根據負載大小調整工作相數以適配不同功耗芯片的設計需求。實際測試結果表明，該電源系統的各項性能指標優良、運行穩定，能夠滿足眾核處理器低電壓、大功率、大波動供電要求，已成功應用在神威系列高性能計算機和多款高端服務器中，取得了良好的技術效益。