基于線計算的全加器設計

李 林, 張躍軍, 張會紅

基于線計算的全加器設計

李 林, 張躍軍*, 張會紅

（寧波大學 信息科學與工程學院, 浙江 寧波 315211）

隨著集成電路特征尺寸的不斷縮小, 互連線在芯片內部占的比重越來越大, 但是互連線僅用于數據傳輸, 芯片計算能力仍然需要依靠晶體管開關實現. 如何在有限的硬件資源內進一步提高芯片的計算能力, 已經成為當前集成電路設計的核心問題. 本文通過研究金屬互連線間電容耦合效應, 采用互連線串擾現象完成邏輯運算的思想, 提出一種基于線計算的全加器設計方案. 該方案首先建立線計算模型, 通過調整反相器閾值和不同干擾線與受擾線之間電容耦合強度匹配技術, 采用相同線計算電路結構實現不同功能的邏輯門電路; 然后, 在邏輯門的基礎上實現基于線計算的全加器; 最后, 在TSMC 65nm CMOS工藝下仿真驗證. 結果表明, 所設計的線計算電路具有正確邏輯功能, 與傳統設計方法相比, 線計算邏輯門具有更低開銷, 且線計算電路具有抗逆向工程能力.

線計算; 電容耦合; 門電路; 全加器

隨著集成電路制造工藝技術的不斷進步, 工藝尺寸進入納米級, 芯片集成度增加, 系統性能提高, 但是互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor, CMOS)器件面臨漏電流增大、可靠性和成品率低、制造成本增加等問題, 積極探索取代傳統CMOS邏輯的設計方法已成為當前集成電路的研究熱點[1-2]. 集成電路特征尺寸的減小, 互連線占用硬件開銷越來越大, 且已經成為制約提高芯片計算能力的關鍵因素之一, 考慮將互連線作為邏輯計算的設計方法也引起了研究人員的廣泛關注[3]. Macha等[4]從利用互連串擾效應角度出發, 提出使用互連線串擾進行計算的新概念, 以減少器件和互連規模來應對挑戰. 線計算是利用納米金屬線間確定性干擾來實現邏輯運算的一種新型運算方式. 在線計算技術可擴展性方面, Iqbal等[5]利用互連線間的串擾來設計線計算電路, 展示對于最佳和最壞情況下的工藝變化, 且證明線計算電路都可正常工作. 在線計算應用方面, Desh等[6]提出基于線計算的新型模數轉換(Analog to Digital Converter, ADC)概念, 通過仿真電路表明線計算ADC具有更低開銷, 這為實現低功耗的ADC電路設計開辟了新的路徑. Iqbal等[7]提出利用現有電子設計自動化工具流程進行大規模電路合成的關鍵方法, 為實現線計算電路與CMOS電路的兼容設計提供新的視角. 全加器是數字電路最基本的模塊, 一直以來是集成電路的重點關注領域[8-9]. 目前, 國內外研究機構和高校設計多種不同邏輯風格的全加器單元, 它們分別在低功耗、低開銷、高性能、高可靠等方面凸顯優勢[10-11].

本文通過研究互連線間電容耦合效應, 結合線計算電路設計原理, 在臺積電(TSMC) 65nm CMOS工藝下采用相同電路結構實現3種線計算邏輯門, 提出基于線計算的全加器設計方案.

1 線計算理論分析與模型構建

圖1 線計算模型

2 線計算邏輯門設計

2.1 與門

線計算三輸入與門版圖如圖2(b)所示, 電路中的耦合電容強度通過設置同層金屬線之間的平行相對長度來實現, 即采用高層金屬形成橫向耦合電容, 其版圖主要面積為2.484μm2.

圖2 三輸入與門

2.2 復雜邏輯門

圖3 三輸入與或門

圖4 Y=AB+C

3 全加器設計

3.1 一位全加器

圖5 一位全加器電路結構

圖6 一位全加器版圖

3.2 多位全加器

將多個全加器級聯起來, 上一個全加器的進位輸出連接到下一個全加器的進位輸入, 從而實現多位全加器. 線計算四位全加器電路結構如圖7所示, 其版圖如圖8所示.

圖7 四位全加器電路結構

圖8 四位全加器版圖

圖9 有源區、多晶硅、接觸孔布局圖

4 實驗結果與分析

4.1 與門仿真

在TSMC 65nm工藝下, 對線計算三輸入與門進行功能驗證, 仿真波形如圖10所示. 線計算邏輯門工作狀態有放電狀態(Discharge State, DS)和求值狀態(Evaluation State, ES)兩種. 在0ns時刻,為高電平, 放電晶體管NMOS導通至地, 電路工作在放電狀態, 受擾線放電為邏輯0. 在1ns時刻,為低電平, 放電管不導通, 電路工作在求值狀態, 干擾線為邏輯0, 干擾線和干擾線從邏輯0躍變為邏輯1, 經耦合電容的感應作用, 受擾線產生0.48V電壓信號, 經兩級反相器整形輸出為邏輯0. 同理, 在3ns時刻, 干擾線和干擾線從邏輯0躍變為邏輯1, 受擾線也產生0.48V電壓信號, 從而輸出為邏輯0. 在5ns時刻, 干擾線和干擾線都為邏輯0, 僅干擾線從邏輯0躍變為邏輯1, 經耦合電容的感應作用, 受擾線僅產生0.22V電壓信號, 經兩級反相器整形輸出為邏輯0. 在7ns時刻, 干擾線、和均從邏輯0躍變為邏輯1, 經耦合電容的感應作用, 受擾線產生的耦合電壓最高, 其值為0.7V, 經兩級反相器整形輸出為邏輯1. 仿真線計算三輸入與門在不同負載下的功耗和延時情況, 輸出端后接4個并聯的反相器作為負載, 負載輸出端為1; 輸出端后接8個并聯的反相器作為負載, 負載輸出端為2. 當負載為4個并聯的反相器時, 電路平均功耗為2.62μW, 輸出端1的平均延時為85ps. 當負載為8個并聯的反相器時, 電路平均功耗為3.75μW, 輸出端2的平均延時為112ps.

圖10 三輸入與門仿真波形

4.2 復雜邏輯門仿真

圖11 Y=AB+BC+AC邏輯門仿真波形

圖12 Y=AB+C邏輯門仿真波形

4.3 全加器仿真

進一步對線計算四位全加器版圖提取寄生參數進行后仿真, 其仿真波形如圖14所示. 電路求值前, 受擾線電壓清零, 使得干擾線從邏輯0到邏輯1躍變時, 在受擾線上能產生感應電壓. 在1ns時刻, 輸入被加數[4:1]=1011、加數[4:1]=1010、低位進位=0, 輸出4321=0101、=1. 在3 ns時刻, 輸入被加數[4:1]=1101、加數[4:1]= 1100、低位進位=1, 輸出4321=1010、=1. 在5ns時刻, 輸入被加數[4:1]=1001、加數[4:1]= 1000、低位進位=0, 輸出4321=0001、=1. 在15ns時刻, 輸入被加數[4:1]=1111、加數[4: 1]=1111、低位進位=1, 輸出4321=1111、= 1. 仿真結果表明, 基于線計算的四位全加器邏輯功能正確.

圖13 一位全加器仿真波形

圖14 四位全加器仿真波形

表1 與相關設計電路比較

5 結論

通過對線計算理論和模型的研究, 探索采用相同電路結構實現不同邏輯功能, 提出一種基于線計算的全加器設計方案. 在TSMC 65nm CMOS工藝下, 采用全定制方式完成了線計算與門和復雜邏輯門, 并繼而實現線計算一位全加器和四位全加器, 仿真驗證所設計的線計算電路具有正確的邏輯功能. 同時, 所設計的線計算全加器電路結構中包含多個相同結構的不同邏輯功能的相似偽裝門, 使其具有抗逆向工程能力, 可廣泛應用于安全芯片中, 對提高集成電路抗逆向工程的能力具有重要意義.

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Design of full adder based on line crosstalk computing

LI Lin, ZHANG Yuejun*, ZHANG Huihong

( Faculty of Electrical Engineering and Computer Science, Ningbo University, Ningbo 315211, China )

With the on-going reduction of the characteristic size of integrated circuits, the interconnected metal wires take up an increasing proportion in the chip space. However, these wires are only used for data transmission, and the chip’s computing ability still depends on the switch of transistors. How to improve the computing ability of chip with limited hardware resources has become a key issue of IC design. In this paper, by studying the capacitive coupling effect resulting from the metal interconnectors and the advantage of using the line crosstalk phenomenon to complete the logical operation, a design scheme of full adder based on line crosstalk computing is proposed. The scheme first establishes a line crosstalk computing model, and uses the same line crosstalk computing circuit structure to implement different logic gates by adjusting the inverter threshold and the capacitive coupling strength between different interference lines and the victim line. Then, a full adder based on line crosstalk computing is implemented on the basis of logic gates. Finally, the simulation verification under the TSMC 65nm CMOS process shows that the designed line crosstalk computing circuit has the correct logic function. Compared with traditional design methods, the line crosstalk computing logic gates achieve lower overhead, and the line crosstalk computing full adder acquires the ability to resist reverse engineering scheme.

line crosstalk computing; capacitive coupling; logic gate; full adder

TP331

A

1001-5132（2022）01-0040-08

2021?07?29.

寧波大學學報（理工版）網址: http://journallg.nbu.edu.cn/

國家自然科學基金（61871244, 61874078）; 浙江省省屬高校基本科研業務費專項資金（SJLY2020015）; 寧波市公益性計劃項目（202002N3134）; 寧波市科技計劃項目（202003N4107）; 寧波大學研究生科研創新基金（IF2021158）.

李林（1997－）, 男, 湖南岳陽人, 在讀碩士研究生, 主要研究方向: 線計算邏輯電路設計. E-mail: lilin20211@163.com

張躍軍（1982－）, 男, 浙江臺州人, 副教授, 主要研究方向: 信息安全芯片與低功耗集成電路設計. E-mail: zhangyuejun@nbu.edu.cn

（責任編輯 章踐立）