管式PECVD工藝參數對晶硅電池邊緣漏電影響

楊廣偉 王貴梅 張志敏 劉苗 許志衛

（晶澳太陽能有限公司，河北邢臺 055550）

0.引言

電性參數作為衡量晶硅電池性能的主要因素之一受到廣泛關注。其中并聯電阻主要與晶體硅材料質量和太陽電池制造過程中引入的缺陷和雜質有關；而漏電主要來自4部分：（1）太陽電池周邊擴散p-n結時引入的磷而導致p-n結完全或部分的短路；（2）非理想的p-n結或p-n結內部不完善部分的漏電短路；（3）襯底和薄膜層及p-n結之間的部分漏電；（4）多晶體或薄膜的晶體界面的部分漏電[1]。

晶體硅電池邊緣漏電一般與邊緣PN結未去除干凈或者邊緣漿料沾污導致上下電極短路有關，產業化晶硅電池制造過程中，去除邊緣PN結有等離子干法刻蝕和化學濕法刻蝕兩種方式，其中化學濕法刻蝕又分為酸拋和堿拋兩種工藝路線。通常情況下導致晶硅太陽電池邊緣漏電的原因有：（1）等離子干法刻蝕中硅片會堆疊放置，由于硅片放置不整齊或者等離子體分布不均勻等會造成邊緣刻蝕不足從而產生邊緣漏電電池片。（2）化學濕法刻蝕由于腐蝕藥液配比、液位水平等原因也會導致刻蝕不足產生邊緣漏電電池片[2-4]。（3）印刷電極環節，操作不當或者臺面污染等原因會導致漿料粘附在電池邊緣，形成局部短路，產生邊緣漏電電池片[5]。

然而在生產過程中除了以上原因之外，不同的鍍膜方式對硅片邊緣漏電影響也非常大，在相同去除邊緣PN結和印刷線設備情況下，我們發現管式PECVD較板式PECVD產生邊緣漏電的比例要高，本文通過對管式PECVD工藝研究，優化管式PECVD工藝參數，達到降低邊緣漏電電池片比例的效果，提升電池品質。

1.試驗設計

1.1 試驗儀器

原料硅片采用松宮電子材料有限公司生產的p型多晶硅片，尺寸為156mm×156mm，厚度為（180±10）μm，電阻率為1Ω.cm～3Ω.cm，試驗所用原料硅片均切割于同一鑄錠硅。電池性能參數采用Halm檢測系統測試，熱成像測試采用Fluke公司的Ti55FT紅外熱像儀。板式鍍膜設備為德國SINA，管式鍍膜設備為德國Centrotherm。

1.2 試驗設計

本文多晶P型電池生產工藝如圖1所示。其中PECVD分為板式鍍膜和管式鍍膜。

圖1 多晶電池片生產工藝

2.結果與討論

2.1 不同鍍膜方式試驗結果

取相同原料片，按照圖1所示工藝路線，固定相同制絨、擴散、等離子刻蝕及印刷燒結與檢測線別，經過不同PECVD沉積方式各2000片，鍍膜方式及關鍵工藝條件如表1所示。

表1 鍍膜方式及工藝條件

Halm檢測系統中，會測試出漏電值和并聯電阻值[6-7]。產線中，我們將漏電值大于1A或者并聯電阻值小于12Ω的電池片挑出降級處理，用熱成像測試挑選出的降級品，鎖定漏電位置為邊緣位置如圖2所示。

圖2 邊緣漏電熱成像

兩種鍍膜方式產生邊緣漏電降級比例如表2所示。

表2 邊緣漏電比例對比

管式PECVD鍍膜電池邊緣漏電比例遠高于板式PECVD，管式PECVD并聯電阻值較板式偏低，并阻電阻對比如圖3所示。管式PECVD并阻值偏低的原因可能是兩種鍍膜方式的原理差異導致，板式PECVD由于等離子體與樣品區分離，襯底不會受等離子體轟擊，不會造成表面損傷，表面少子壽命不受影響；管式PECVD表面轟擊作用致使表面損傷嚴重，形成更多的表面缺陷，使表面復合速率提高[8]。硅片邊緣位置較表面位置相比，可能存在尖端放電效應，從而轟擊影響更為明顯，因此表現為邊緣位置漏電比例高。

圖3 并聯電阻對比

根據以上試驗結果，設計試驗，驗證管式PECVD工藝參數中功率、脈沖比、溫度對并阻和漏電值影響。

2.2 管式PECVD功率/脈沖比/溫度對并阻和漏電值影響

太陽能電池并聯電阻越大越好，漏電流越小越好，以并聯電阻和漏電流為觀測變量，以管式PECVD工藝參數中功率、脈沖比、溫度為因子，設計試驗并對試驗結果進行分析，分析結果如圖4所示，功率在6500W，溫度在400℃，脈沖比為3:27時可以得到較高的并聯電阻值和較低的漏電流值。

圖4 試驗驗證結果

2.3 管式PECVD工藝優化后并阻/漏電

優化工藝前后并阻對比如圖5所示，優化工藝后，產線未再產生邊緣漏電電池。

圖5 工藝優化前后并阻/漏電對比

3.結語

管式PECVD較板式PECVD相比，并阻值偏低，出現邊緣漏電電池比例偏高，本文經過試驗驗證，對管式PECVD工藝參數中的功率、脈沖比、溫度參數進行優化，降低溫度可以減少邊緣漏電電池片數量，在功率為6500W，溫度為400℃，脈沖比為3:27時，得到最優的并阻和漏電值，為減少管式PECVD產生邊緣漏電電池片提供了調試方向。