集成電路先進制造技術進展與趨勢

張睿，虞小鵬，程然，沈強，耿紅艷，高大為，吳漢明

1.浙江大學，微納電子學院，先進集成電路制造技術研究所，浙江 杭州 311200

2.浙江大學，杭州國際科創中心，浙江 杭州 311200

3.芯創智（北京）微電子有限公司，北京 100871

引 言

集成電路是電子產業和信息社會的支柱和硬件基礎。金屬-氧化物-半導體場效應晶體管（Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET）是構成當前集成電路的最基本器件結構，當前的絕大多數集成電路都以互補式金屬-氧化物-半導體（Complementary Metal-Oxide-Semiconductor, CMOS）器件作為基礎單元。MOSFET 器件進入量產以來，尺寸微縮一直是集成電路性能提升的最重要手段[1-3]。

通過表1 可以看出，當MOSFET 器件的尺寸按照等電場微縮（即器件溝道內的電場維持恒定值）的方式縮小至1/k 時，集成電路的面積縮小1/k2、單次運算的功耗降低至1/k2、運算速度提高k 倍。從這一科學原理衍生出的產業規律首先被Gorden Moore發現并被命名為“摩爾定律”，成功預測并指導了集成電路產業出現以來超過半個世紀的發展路徑。以典型的集成電路產品中央處理器（CPU）為例，1974年英特爾公司發布4004 處理器采用10 μm 制程，而目前英特爾公司最先進的Ice Lake 系列CPU 采用10 nm 制程（溝道長度Lg=18 nm），每平方毫米面積上集成了超過1 億個MOSFET 器件[4]。

表1 等電場微縮對MOSFET 器件性能的影響Table 1 The impact of scaling (fixed electrical field) to the electrical performance of MOSFET

隨著MOSFET 器件尺寸的急劇縮小，器件結構的典型尺寸不斷逼近并超越光刻等微細加工技術的極限，因此人們不斷開發新技術推動“摩爾定律”的延伸。盡管近年來在前沿探索方面人們進行了基于新材料（如碳基CPU）、新原理（如量子計算）的集成電路器件和電路原型展示[5-10]，但是需要指出的是，以傳統Si 基MOSFET 為基礎的CMOS 電路仍將占據集成電路產業的主體地位，是集成電路向更高運算速度、更低運行功耗和更豐富功能集成等方向發展的優選方案和主流趨勢。

經過半個多世紀的進步，今天的“摩爾定律”內涵已遠遠超過“MOSFET 器件尺寸微縮”，新技術的引入不斷提高先進集成電路制造的技術門檻，并且導致集成電路的性能受到越來越多因素的影響。除了傳統微縮過程中獲得高性能MOSFET 器件的基本目標，提升電路中器件集成密度、抑制互聯寄生效應等多方面需求在集成電路制造中占據越來越重要的地位，并因此催生出一系列提升集成電路性能的新方法，獲得越來越多的關注。本文將針對近年來集成電路性能提升過程中的新制造技術進行回顧和展望。

1 MOSFET 器件性能提升

1.1 MOSFET 微縮規則

縮短溝道長度是提升MOSFET 器件性能最有效的方法，從集成電路發明以來尺寸微縮一直是集成電路制造技術發展的主要趨勢。但是，單純地縮短溝道長度將導致MOSFET 器件中短溝道效應增強，因此MOSFET 器件尺寸微縮的過程實質上是抑制短溝道效應的過程。當MOSFET 器件的溝道長度進入亞微米范圍后，溝道中的電位受到柵極電壓和漏極電壓的共同作用，導致器件中出現短溝道效應。溝道中的電位V(y)可以用公式（1）表示[11]：

其中，Vbi為源極和溝道間的內建電勢，Vds為漏極電壓，VsL為源極和溝道間的電位差，y 為沿溝道長度方向的位置，Lg為溝道長度，λ 為自然微縮長度（Natural Scaling Length）。從公式（1）可以看出，當兩個MOSFET 器件的溝道長度Lg與自然微縮長度λ的比值相等時，器件中電勢沿溝道長度方向的函數曲線相同，即表現出相同的短溝道效應現象。自然微縮長度λ 可表示為公式（2）：

其中，εs和εox為半導體和柵絕緣層的相對介電常數，Xdepl為溝道區域耗盡區寬度（當器件的溝道物理厚度TSi小于耗盡區寬度時，Xdepl即為溝道物理厚度），tox為柵氧化層物理厚度，η 為柵極的數量。因此，在不增強短溝道效應的前提下縮短器件的溝道長度，需要在器件中獲得盡可能小的自然微縮長度λ。通過增大柵絕緣層的相對介電常數εox，減小柵絕緣層厚度tox，減小溝道物理厚度TSi和增大柵極數量η 等手段能夠實現這一目標。這些技術方向催生出了High-k/Metal Gate（增大εox、減小tox）、FinFET（減小TSi、增大η）、全耗盡SOI（減小TSi）和納米片/納米線MOSFET（減小TSi、增大η）等方案，以下將分別介紹這幾種技術。

1.2 High-k/Metal Gate 技術

傳統的MOSFET 器件采用SiO2作為柵絕緣層材料，采用減薄SiO2厚度的方法實現更大的柵極電容密度，獲得更大的漏極電流Id并增強柵極對溝道的靜電控制能力。但是，隨著SiO2柵絕緣層厚度的不斷減薄，器件柵極逐漸產生以隧穿電流為主的漏電，導致器件功耗上升[12]。因此，提出了采用高介電常數介質（high-k）替代傳統SiO2作為柵絕緣層的方法，在不增大柵極漏電的基礎上獲得更大的柵極電容密度[13-15]（圖1）。另一方面，隨著器件柵絕緣層厚度的不斷減小，柵絕緣層中的電場強度不斷增大，導致部分柵極電壓以柵極耗盡的形式消耗在多晶硅柵極中，導致器件的柵極電容密度減小。為了解決這一問題，采用金屬柵有效地避免了柵極耗盡。

圖1 High-k/Metal Gate 柵極堆垛結構示意圖Fig.1 The structure of high-k/metal gate gate stacks, compared with conventional poly-Si/SiO2 gate stack

通常采用等效氧化層厚度（Equivalent Oxide Thickness，EOT）評價柵極堆垛的厚度（公式（3）），EOT 值反映了柵極堆垛在器件中提供電容的能力。

其中k 為柵絕緣層的相對介電常數。減小EOT 需要采用具有更大介電常數的柵絕緣層材料，首先替代SiO2的是SiON，通過將SiO2柵絕緣層表面氮化的方式實現。但是SiON 的相對介電常數僅為6 左右，無法滿足集成電路技術對MOSFET 器件越來越高的要求。英特爾公司首先在45 nm 節點采用HfO2柵絕緣層（相對介電常數約為20）和TaN 金屬柵材料實現了High-k/Metal Gate 技術的量產，柵極堆垛的EOT 值僅為1.2 nm[16]。與65 nm 節點相比，在相同Ioff情況下，pMOSFET 和nMOSFET 分別實現了約50%和13%的Ion提升。高介電常數介質和金屬柵的材料不斷優化， High-k/Metal Gate 已作為現代集成電路器件的典型結構在45 nm 節點之后的每一代制造技術中采用。但是需要注意的是，采用過大的柵絕緣層介電常數將導致器件漏極與溝道間電容增大，使得溝道電位受到漏極電壓影響，器件中的短溝道效應增強。因此，盡管已開發出了相對介電常數超過70 的HfO2基higher-k 介質[17-19]，目前廣泛采用的仍為HfSiON 柵絕緣層（相對介電常數約為28）。

1.3 FinFET 和SOI 技術

減小溝道的物理厚度（TSi）也是抑制短溝道效應、實現MOSFET 器件進一步微縮化的有效手段。由于Si 溝道的介電常數有限，柵極電壓難以對溝道內部實現有效的靜電控制，因此溝道內部的漏電導致了MOSFET 器件閾值電壓減小、Ioff增大等一系列問題。減小TSi能夠從器件中消除無法被柵極電壓調控的溝道區域，在更短溝道的器件中也能夠實現有效的柵極靜電控制。這種通過減小溝道物理厚度實現更短溝道MOSFET 器件的方法被稱為薄體（Thin Body）器件技術，典型代表為SOI MOSFET和FinFET 器件。有研究表明當SOI MOSFET 器件的溝道長度為18 nm 時，將溝道厚度由7 nm 減薄至3 nm，可以將Ioff降低3-4 個數量級[20]。IBM 公司利用超薄溝道SOI 器件結構開發了32、22 nm 等數代技術節點（圖2），與采用體硅器件結構的技術節點對比，即使SOI 器件的溝道長度比體硅器件縮短，SOI器件中仍然實現了弱得多的短溝道效應。例如，當SOI 器件溝道長度為22 nm 時，器件中的DIBL（Drain Induced Barrier Lowering，漏致勢壘降低效應：漏極電壓導致溝道與漏極間勢壘高度降低，使得器件在較大漏極電壓下的閾值電壓減?。?5 mV/V，遠小于體硅工藝溝道長度30 nm 時的值（120 mV/V）[21-22]。

圖2 IBM 公司研發的32 nm 技術節點SOI MOSFET 器件Fig.2 The device structure of a MOSFET in the IBM 22 nm SOI technology node

抑制MOSFET 器件中的短溝道效應，還可以通過增加柵極數量（η）的方法實現。常規的體硅MOSFET 器件具有一個柵極，能夠有效地改變溝道表面的電位，但是對溝道內部的靜電控制能力不足，增加柵極數量能夠更好地調控溝道內部的電位。FinFET 是多柵MOSFET 器件的典型代表，通過鰭狀溝道兩側的柵極共同調控溝道電位，抑制器件中的短溝道效應。FinFET 器件在英特爾公司22 nm 節點首先進入量產，實現了比平面器件更低的功耗、更高的性能和集成度[1]（圖3）。此后，FinFET 技術成為先進邏輯器件的主流方案，在英特爾、臺積電、三星等龍頭企業的7/5 nm 節點中仍然采用FinFET 器件結構[23-25]。除了在抑制短溝道效應方面展現出巨大優勢，FinFET 器件中反型層在溝道兩側柵極的共同調控下形成，因此載流子分布于鰭狀溝道內部，有效減弱了載流子的表面粗糙度散射現象，提升了載流子的遷移率，有利于在器件中獲得更高的驅動電流Id[26]。

圖3 英特爾公司研發的22 nm 技術節點FinFET 器件的溝道區域橫截面圖Fig.3 The cross session TEM image of an Intel 22 nm technology node MOSFET, taken at the channel region

1.4 納米片MOSFET 技術

采用FinFET 和SOI 技術能夠有效地增強柵極對MOSFET 器件溝道的靜電調控作用，但是進一步減小溝道長度仍將導致器件中短溝道效應增強。此外，為獲得更高器件性能而將FinFET 器件鰭狀溝道高度不斷增大的方式將導致工藝難度急劇上升[27]。因此科學家發明了將多個溝道在垂直方向堆疊的方法，在不增大器件面積的情況下獲得更大的驅動電流Id[28-30]，即納米片（Nanosheet）MOSFET 技術，如圖4 所示。

圖4 IBM 公司研發的具有多層堆疊結構的Nanosheet MOSFET 器件Fig.4 The cross session TEM image of nanosheet MOSFETs fabricated by IBM

利用Si 和SiGe 具有不同刻蝕速率的特點，首先在硅襯底上外延若干Si/SiGe 疊層結構，再選擇性刻蝕除去SiGe，即得到了多層Si 堆疊的溝道結 構[31]。納米片器件的優點在于利用疊層結構增加了溝道的數量，同時確保器件的投影面積沒有增加。而平面型（Planar）和鰭型（FinFET）器件在增大器件驅動電流時需要采用更大的溝道寬度或多個鰭型溝道并聯的方式，使得器件面積增大。因此納米片MOSFET 器件近年來受到IBM、三星等諸多國際半導體龍頭企業的關注。

2 寄生效應抑制

對于先進MOSFET 器件，其電學性能除了與溝道長度、柵極堆垛等關鍵結構和材料參數有關，也受到器件結構中寄生效應的影響。其中，與器件電學性能最密切相關的是柵極與源漏極間的寄生電容，以及源漏結構與金屬配線間的寄生電阻。

2.1 空氣側墻技術

隨著MOSFET 器件面積的持續縮小，源漏結構與柵極間的距離不斷縮小，導致源漏與柵極間的寄生電容增大。一般采用自對準源漏和柵極結構時采用自對準工藝，工藝過程中需要采用絕緣層側墻結構將源漏與柵極隔開，避免源漏與柵極連通。傳統的側墻材料為SiO2和Si3N4，相對介電常數分別為3.9 和5~6。為了充分抑制寄生電容，需要采用相對介電常數小于3.9 的側墻材料。英特爾公司在第一層側墻薄膜沉積后，利用無定形碳作為第二層側墻薄膜提供最外側第三層側墻薄膜沉積的支撐，形成類“三明治”結構。最后選擇性除去無定形碳，在第一、三層側墻薄膜中間形成空氣橋結構，稱為空氣側墻（圖5）[4]。由于空氣橋的相對介電常數與真空相似，遠小于SiO2和Si3N4的相對介電常數，因此采用空氣側墻技術能夠有效降低源漏與柵極間的寄生電容，有益于提高MOSFET 器件的電學特性（尤其是充放電速度）。

圖5 英特爾公司在10 nm 技術節點中引入的空氣側墻結構Fig.5 The structure of air-spacer developed by Intel in the 10 nm technology node

2.2 Co 局部接觸金屬

MOSFET 器件的總電阻由溝道電阻和寄生電阻共同構成，在先進制造節點中溝道長度縮短使得器件的溝道電阻急劇下降，因此器件總電阻中的很大比例由寄生電阻貢獻。在先進技術節點中，器件寄生電阻必須不斷減小，尤其是對于FinFET 等三維溝道器件，寄生電阻減小的趨勢甚至逐步加快。金屬互聯是寄生電阻的重要來源，傳統的集成電路制造工藝中采用銅作為互聯金屬材料。但是銅具有很強的電遷移特性，隨器件工作時間加長出現晶須生長等現象，導致金屬互聯的電阻增大、可靠性下降。為避免這一現象，通常在互聯通孔和互聯溝道表面沉積一層擴散控制層（如TaN 等）阻止銅互聯發生電遷移。但是擴散控制層材料將占據一定的互聯線橫截面積，不利于抑制寄生電阻。

英特爾公司在10 nm 技術節點中引入Co 局部接觸金屬技術（圖6）[4]。以Co 作為M0 和M1 層材料。由于Co 具有比Cu 弱得多的電遷移特性，采用Co 作為金屬互聯材料能夠顯著提升集成電路的電學特性。與同等尺寸的Cu 接觸金屬相比，采用Co 接觸金屬后，集成電路的電遷移降低至1/5~1/10。同時，由于無需在互聯通孔和互聯溝道表面沉積較厚的擴散控制層，通孔的電阻率降低了50%。因此在較上層的M2 至M5 層金屬互聯，也采用了先沉積Co 薄膜再填充Cu 的方式提升互聯結構的抗電遷移特性。

圖6 英特爾公司Co 局部接觸金屬與傳統的Cu 金屬互聯技術對比Fig.6 The comparison of Intel’s Co local contact technique and the conventional Cu interconnection technique

3 器件集成度提升技術

3.1 先進光刻技術

隨著人們對集成電路功能和性能的更高需求，電路中器件的規模持續增大。以CPU 為例，近年來電路中的器件數量已達幾十億量級，并且有進一步增加的趨勢。但是在這個過程中，芯片的面積維持在大約100 mm2，并沒有顯著增大，因此器件集成度的提升是集成電路先進制造技術最典型的特征和衡量指標之一。以英特爾公司10 nm 技術節點舉例，FinFET 的鰭形溝道的厚度和密度在很大程度上決定了器件對漏電電流的控制能力和器件的集成度。與14 nm 技術節點對比，10 nm 技術節點的鰭型溝道厚度減薄了約20%，間距縮小了約25%，因此器件的電學性能得以顯著提升。

通過增加曝光次數等方法可以獲得更精細、密度更大的圖形，如英特爾公司10 nm 技術節點采用了四重曝光，但是曝光次數的增加將導致成本上升等一系列缺點，因此仍然需要持續突破光刻的極限尺寸。光刻的極限尺寸由光刻分辨率極限決定。光刻分辨率極限可以通過瑞利判據判斷（公式（4））。

其中，R 為分辨角，L 為透鏡的數值孔徑，λ 為光源的波長。減小光源波長或增大透鏡的數值孔徑可以獲得更高的光刻分辨率。由于設備自身尺寸的限制，透鏡的數值孔徑無法持續增大，因此隨著集成電路制造工藝從微米節點進入10 nm 節點，光刻工藝中使用的波長從365 nm 逐漸轉變為193 nm。尤其是在近年來，出現了采用極紫外光作為光刻光源的EUV光刻技術。EUV 光刻采用波長僅為13.5 nm 的極紫外光源，具有更高的光刻分辨率，為器件集成度的進一步提升奠定了基礎。圖7 為EUV 光刻經過單次曝光和193 nm 浸沒式光刻經過三次曝光后的圖形對比，可以確認采用EUV 光刻能夠在維持圖形密度的情況下獲得更高的圖形精度。

圖7 193i 浸沒式光刻三次曝光與EUV 光刻單次曝光獲得的結果對比Fig.7 The comparison of the patterns fabricated by triple exposure using 193i lithography and single exposure using EUV lithography

另一方面，由于目前光刻圖案的尺寸已進入納米量級，光衍射效應的增強導致光刻圖案失真，無法與掩模板上的圖案對應，版圖設計過程中必須充分預留冗余以確保電路功能的正常實現。因此在制造掩模板和光源時，利用衍射效應對光刻圖案進行光學近鄰補償（Optical Proximity Correction, OPC）。圖8 為是否采用光學近鄰補償的光刻圖案示意圖，可以看出光學近鄰補償技術能夠有效減弱衍射效應導致的光刻圖案失真，確保光刻精度。

圖8 有無光學近鄰補償時的光刻掩模板設計與光刻效果對比Fig.8 The comparison of the mask design and the lithography results w/ and w/o including the OPC

3.2 器件結構緊湊化

在以英特爾公司10 nm 技術節點為代表的先進制造技術中，還開發了活躍柵上觸點（Contact On Active Gate，COAG）和單偽柵等技術。

傳統上MOSFET 器件的柵極觸點位于溝道的一側，在器件以外占用了額外的面積。在COAG 技術中，柵極觸點被直接制造在活躍柵極的正上方，無需在器件一側占據額外的面積，使得MOSFET 器件的面積縮小約10%，實現了器件集成度的提升（圖9）。此外，在22/14 nm 技術節點中，需要在活躍柵極兩側分別配置多個偽柵，用于隔開活躍柵極并在多個FinFET 并聯時更為精確地匹配電流。通過更為精確的工藝控制，近年來逐步減少了該過程所需的偽柵數量。目前在FinFET 器件活躍柵的兩側可以僅使用各1 個偽柵實現隔開活躍柵極和匹配電流的功能，進一步減小了器件面積，提高了集成度（圖10）。

圖9 英特爾公司活躍柵上觸點（COAG）技術示意圖Fig.9 The schematic image of the COAG technique developed by Intel

圖10 英特爾公司單偽柵技術示意圖Fig.10 The schematic image of the single-dummy gate technique developed by Intel

3.3 CMOS 布局技術

傳統的集成電路制造過程中，pMOSFET 和nMOSFET 分別位于不同的有源區內，通過金屬配線連接形成CMOS。由于光刻分辨率和工藝流程的限制，pMOSFET 和nMOSFET 間需保持一定距離，限制了集成度的提高。針對這一問題，IMEC 的研發人員提出了叉形晶體管（Forksheet MOSFET）結構（圖11）。與傳統的CMOS 布局采用有源區進行器件隔離的結構對比，叉形晶體管采用“介電墻”隔離pMOSFET 和nMOSFET，并使用叉形柵極結構控制器件的溝道，這種布局方式允許更緊密的器件間距、提升器件集成度，或將節約的空間用于增加溝道寬度提高啟動電流Id。由于叉形柵極與源/漏極具有更小的交疊區，使得寄生電容減小，也有利于器件性能的提升。與傳統的有源區隔離器件對比，Forksheet MOSFET 能夠將器件運算速度提升10%（恒定功率）、或降低功耗24%（恒定運算速度）。在集成度方面，由于節約了柵極擴展、柵極切割及偽柵褶皺等結構占用的空間，采用8 nm 的pMOSFET/nMOSFET 間距可使SRAM 單元面積減小30%[32]。

圖11 IMEC 研發的Forksheet MOSFET 結構示意圖Fig.11 The schematic image of the Forksheet MOSFET developed by IMEC

構成電路結構時，金屬配線的數量和寬度不能持續減小，因此當器件密度持續增大至一定程度，集成電路中器件集成度的進一步提升將逐漸受到布線空間的限制。為了突破這一瓶頸，IMEC、英特爾等公司研發了互補場效應晶體管（Complementary FET, CFET）結構。CFET 結構突破了傳統上將所有器件排列在同一平面上的方式，將pMOSFET 制備在nMOSFET 上方，并在兩層器件間引入額外的局部互聯層。這種將器件垂直堆疊、并將一部分金屬配線制備在單元內部的布局方式開發利用了垂直晶圓維度的空間，極大提升了器件的微縮潛力，為單元面積的減小提供了更大可能性。將部分金屬配線制備在單元內部，也簡化了各單元間的金屬配線設計，有望在相同金屬互聯層數下實現更復雜的電路設計。目前，IMEC 已在12 吋晶圓上展示了采用納米片晶體管器件的CFET 結構，并提出CMOS 布局結構將在2 nm 節點進入Forksheet MOSFET 階段、在1 nm 節點進入CFET 階段。英特爾公司在實現了CFET 結構的同時，還創新型地引入了高遷移率溝道材料[33]。通過將Ge 溝道Nanosheet pMOSFET堆疊在Si nFinFET 上方，實現了異質集成的CFET結構，充分利用了Ge 中空穴遷移率高的特點提升pMOSFET 性能，展示了CFET 結構與新材料、新結構器件技術整合的可行性。

圖12 英特爾研發的CFET 結構示意圖Fig.12 The schematic image of the CFET structure developed by Intel

4 結論與展望

本文回顧了近年來集成電路先進制造技術發展過程中的新方法與新技術進展。當前集成電路先進制造技術主要從MOSFET 器件電學性能提升、寄生效應等非理想因素抑制和器件集成度提升等幾方面入手突破瓶頸，采用了一系列新材料、新工藝和新器件結構。需要指出的是，集成電路先進制造技術已經成為當前最精密、規模最大的系統工程，單步制造工藝或單項技術的創新已很難維持集成電路制造水平的高速持續提升。必須從材料基礎、參數調節、工藝整合和良率提升等諸多方面協同優化，才能夠實現滿足產業需求的集成電路制造成套工藝技術。不斷應對摩爾定律延伸過程中的挑戰、甚至嘗試突破摩爾定律將是集成電路先進制造技術在未來的主旋律。

利益沖突說明

所有作者聲明不存在利益沖突關系。