碳基集成電路技術研究進展與展望

許海濤，彭練矛

1.北京華碳元芯電子科技有限責任公司，北京 100195

2.北京大學，北京 100871

引 言

自20 世紀60年代開始，摩爾定律的提出推動著硅基集成電路技術的快速發展，帶來了現代信息技術革命，深刻影響著人們生活的方方面面。隨著芯片技術和制造工藝的進步，晶體管的尺寸不斷縮減，芯片的集成度和性能不斷提升。1974年，Intel的第一代4004 處理器，采用10 微米工藝，晶體管數量約2 250 個，每秒運算約6 萬次；而2020年，蘋果發布的A14 芯片，采用5 納米工藝制程，集成了約118 億個晶體管，運算速度達到每秒11 萬億次。芯片算力的巨大提升使得機器學習、人工智能等研究從理論算法逐步走向現實應用，也帶來了自動駕駛、AR/VR 等新領域的興起和發展。與此同時，人們對芯片的信息處理能力、功耗和功能集成等也提出了更高的要求，而硅基CMOS 技術已逼近其物理極限，芯片的制造工藝也越來越復雜，工藝成本和設計成本越來越高，芯片的算力和能效受限于功耗墻和存儲墻等問題難以有效提升，硅基芯片技術已經難以支撐摩爾定律的繼續前進。

首先是功耗墻問題。芯片功耗由動態功耗和靜態功耗組成，其中靜態功耗Pleak正比于工作電壓（Vdd）、漏電流（Ileak）：

動態功耗Pa正比于工作頻率（f）、工作電壓的二次方(Vdd2)、電容(C)和活動因子（α）：

在很長一段時間內，硅基芯片技術按照Dennard縮放定律的指引向前發展，即器件的尺寸（W，L）縮減時，其工作電壓(Vdd)和閾值電壓（Vt）等也等比例縮減，溝道中的電場保持恒定，動態功耗密度（Vdd*Ion/(W*L)）保持不變。但是當硅基工藝進入90 納米工藝節點時（物理柵長約40-50 納米），隨著晶體管數量的指數級增加，芯片的靜態功耗急劇升高，已經接近動態功耗，如圖1(b)所示。此時，繼續提高芯片的工作頻率，將使總功率密度進一步增加，芯片發熱量繼續增大，當超過芯片的散熱能力時，芯片溫度將不斷上升，導致性能下降甚至燒毀。減小功率密度最有效的方式是降低工作電壓。不過由于傳統硅基晶體管的開關由熱電子發射機制主導，電子的玻爾茲曼分布使器件的開關速度（亞閾值擺幅）在室溫下無法小于60 mV/dec。為了同時滿足較小的關態電流和較大的開態電流，工作電壓無法按比例有效縮減。因此只能犧牲工作頻率的提升，來維持芯片的功率密度在散熱容限以內，如圖1(c)所示。

圖1 硅基芯片的功耗墻問題[1-2]Fig.1 The Power Wall for silicon chips

其次是存儲墻問題。數據在計算單元、緩存、內存之間轉移，占用了約90%的功耗和時間，如圖2(a)和2(b)所示，造成高功耗、低效率問題，導致芯片算力無法進一步提升。目前硅基芯片解決存儲墻問題主要通過多片三維集成的技術，即基于硅通孔（TSV）工藝，如圖2(c)，通過2.5D 或3D 異構封裝來集成運算單元和存儲單元，增加數據帶寬；但是隨著TSV 尺寸不斷減小，工藝難度和成本將越來越高，良率和可靠性控制更加困難。更高效的方案是采用單片三維集成技術，邏輯層和存儲層采用層間通孔（ILV）進行互連，如圖2(d)，通孔尺寸大大減小，采用近存計算的方案，在三維層面進行芯片架構設計和優化，更靈活地進行邏輯單元和存儲單元的布局，實現更大的數據帶寬、更高的算力和更低的功耗，真正解決存儲墻問題，發揮出近存計算的巨大優勢。但是目前，由于硅基高溫退火工藝的限制，硅基計算單元和存儲單元（SRAM）無法實現單片三維集成。

圖2 硅基芯片的存儲墻問題[3-4]Fig.2 The Memory Wall for silicon chips Single-thread

最后是尺寸縮減問題。當溝道尺寸不斷減小時，源漏之間的偏壓將影響溝道中的電勢分布，造成柵極對溝道靜電學控制的下降，源極區的勢壘高度降低，即DIBL 效應，導致器件閾值電壓變化和亞閾值擺幅的惡化。為了抑制短溝道效應，一個有效的方式是減薄溝道，提升柵控。硅基器件在此指引下，從平面結構到FinFET，再到環柵，但是當硅材料減薄到納米尺度時，微加工工藝的不完美引起的表面損傷或粗糙將對載流子輸運產生不利影響，降低載流子遷移率，影響器件的開態電流和器件一致性。此外，由于硅基材料通過離子注入摻雜實現電學調控，當器件尺度達到納米量級時，雜質原子數目的漲落和分布位置的差異，將引起器件電學性能的較大變化，嚴重影響器件的一致性，使超大規模集成電路的設計和制備更為困難。

解決硅基芯片所面臨的功耗墻、存儲墻和尺寸縮減等問題，需要新的溝道材料和新的芯片架構，突破硅基材料和工藝的限制。新的溝道材料需要滿足：（1）超薄，從而實現優異的柵控特性和滿足尺寸縮減的需求；（2）具有高的遷移率和費米速度，從而可以滿足高速低功耗的工作條件，實現彈道輸運；（3）完美晶格，無表面懸掛鍵，可以形成高質量的柵界面；（4）穩定的物理化學性質，具有良好的工藝兼容性和工藝靈活性。在以上幾點的指引下，我們審視目前主要的低維納米材料，包括石墨烯、碳納米管、二維半導體材料等，發現碳納米管是滿足所有要求的、最具潛力的晶體管溝道材料[5-6]，具有極高的載流子遷移率、超薄溝道和高飽和速度，如圖3 所示，有望實現低電壓高驅動電流，有效解決功耗墻和存儲墻等問題，成為構建下一代高算力低功耗芯片的核心材料。

圖3 理想的晶體管溝道材料-碳納米管[5-6]Fig.3 Ideal channels for logic devices - carbon nanotubes

1 碳納米管集成電路技術研究進展

自1998年第一個碳納米管晶體管問世以來，碳納米管優異的電學特性和本征材料優勢即引起了學術界和工業界的廣泛關注。經過二十幾年的不斷研究，碳納米管電子學的關鍵基礎性問題已經基本解決，技術成熟度不斷提高，產業化進程也迎來曙光，但是距離規模制造和實際應用尚面臨一定的挑戰。本文將從材料、器件和系統集成三個方面介紹碳基集成電路技術的研究進展，總結在推向產業化過程中存在的一些困難，并對其下一步的發展進行展望。

1.1 芯片用碳納米管材料

為了構建高性能的碳納米管集成電路，碳納米管材料需要滿足以下幾點：（1）半導體純度大于99.9999%；（2）碳納米管密度100-200 根/um；（3）平行陣列，大面積均勻以及小尺度范圍內（pitch uniformity）很好的一致性；（4）管徑分布集中，管徑大小合適（1.2-1.5 nm）；（5）低缺陷；（6）表面干凈，無吸附分子或雜質。

目前芯片用碳納米管薄膜材料的制備方式主要有兩種：化學氣相沉積和溶液提純與排布。

首先是化學氣相沉積的方法：高溫條件下，含碳氣體在金屬催化劑顆粒表面裂解，并生長出碳納米管。這種方法的優勢是碳納米管陣列平行度高，碳管表面干凈，如圖4(a)所示，劣勢是高溫氣相沉積過程中碳納米管的半導體純度和管徑分布的控制比較困難，金屬催化劑條帶會影響大面積的均勻性，同時金屬催化劑能否完全去除也有待驗證。北京大學李彥教授課題組和張錦教授課題組設計了高熔點合金，使其在高溫生長過程中保持其晶態結構，在某個晶面更容易催化生長手性富集的碳納米管，手性控制可以達到90%以上[7-8]，如圖4(b)和4(c)。結合熱流法[9]，半導體碳納米管的純度可以進一步提升，如圖4(d)，但是這個過程會造成碳納米管陣列密度的一致性變差。總的來說，基于化學氣相沉積的方法制備高純度高密度的均勻碳納米管陣列，目前技術成熟度相對較低，還處在實驗室階段。

圖4 CVD 方法制備碳納米管陣列和熱流法提純[7-9]Fig.4 Carbon nanotube arrays prepared by CVD and purified by thermocapillary method

另外一種方案是基于溶液體系進行碳納米管的提純和排布，具體可以分為兩類：一類是基于小分子和水相溶劑，采用小分子吸附在碳納米管表面，通過色譜層析或雙相萃取等方式，實現碳納米管的提純，目前產率較低，純度一般低于99.9%[10-13]；另一類是基于共軛高分子和有機相溶劑[14-17]，共軛高分子和碳納米管粉末分散在有機溶劑中，進行超聲分散，在這個過程中，包裹了高分子的金屬型碳納米管，相互作用較強，碰撞后容易形成管束；未被高分子包裹的碳納米管，互相碰撞后也容易形成管束，同時碳納米管本身在有機溶劑中溶解度很低；經過高速的密度梯度離心，包裹了高分子的金屬型碳納米管管束和未被高分子包裹的碳納米管管束將形成沉淀，穩定分散在溶液中的主要是包裹了高分子的半導體碳納米管和多余的高分子，從而實現半導體碳納米管的提純。其中共軛高分子的結構（包括主鏈和支鏈）、空間構象，分子量分布等對碳納米管提純的選擇性和產率等都較為重要。

圖5 基于共軛高分子的溶液法碳納米管提純[17]Fig.5 General process of dispersion and sorting of SWNTs via conjugated polymer

目前使用較多的共軛聚合物包括芴基聚合物（PFO）和咔唑基聚合物（PCz）。美國國家標準局的Jeffrey L.Blakburn 等人研究了芴基聚合物分散大管徑（1.3nm）碳納米管的能力，其中PFO-BPy的選擇性超過99%[18]；蘇州納米所的李清文研究組利用聚咔唑分散提純半導體碳納米管，實現了超過99.9%的半導體選擇性；北京大學彭練矛課題組進一步發展了多次分散離心的方法，將半導體純度提高到99.9999%以上[19-20]；其它提純效果較好的共軛高分子還包括：斯坦福大學鮑哲南教授課題組提出的含亞胺鍵的可去除、可回收的共軛高分子PF-PD，用于半導體碳納米管的分離提純，半導體純度超過99.995%，并且這類高分子的主鏈中的亞胺鍵暴露于酸性環境中，容易發生斷裂，分解形成小分子，較容易從碳納米管表面去除[21]。

圖6 用于碳納米管提純的代表性共軛高分子[18-21]Fig.6 Most used conjugated polymer for s-SWNT sorting

從提純后的半導體碳納米管溶液到可用于流片的碳納米管晶圓，還需要經過碳納米管薄膜排布的過程。碳納米管薄膜材料，從形態來說，可以分為無序網絡狀和順排陣列兩類。網絡狀碳納米管材料，目前制備工藝較成熟，可以應用于微米級和亞微米級的碳基集成電路。更先進制程的碳基集成電路則需要用到陣列碳納米管，以滿足一致性及驅動電流密度等要求。碳納米管順排的方式包括：基底和模板誘導[22-23]、Langmuir-Blodgett/Langmuir-Schaefer（L-B/L-S）自組裝[24]、刮涂（Shearing）[25]、蒸發自組裝[26]、真空抽濾[27]、雙液相界面自組裝[20,28]等。目前進展較大的三個方向：（1）雙液相界面自組裝的方法[20]：北京大學彭練矛研究組，基于咔唑高分子體系的碳納米管溶液，采用雙液相自組裝的方式，實現了高密度大面積順排的碳納米管陣列，密度達到100-200 CNTs/um，如圖7(a)，并在此基礎制備了高性能的碳納米管環振電路和射頻器件[29]；威斯康辛大學Arnold 課題組，基于PFO-Bpy 高分子體系的碳納米管溶液，發展了Ta-FESA 的方法，實現大面積快速排列，碳納米管密度約50 CNTs/um[30]；（2）L-B/L-S 的方法：IBM 研究組采用L-S 自組裝的方法，制備了高密度碳納米管順排陣列，密度大于200 CNTs/um[24]，如圖7(b)；（3）基底或模板誘導組裝的方法：IBM 研究組設計了氧化鉿/氧化硅周期性的基底結構，通過氧化鉿表面修飾的分子與碳納米管表面分子的化學交換作用誘導碳納米管排列[22]；北京大學孫偉課題組利用單鏈DNA 的自組裝作用構建了具有規整陣列結構的溝槽，然后對碳納米管表面進行特異性修飾，使得修飾過的碳納米管能夠精準的被“拉”進設計好的DNA 溝槽中，從而實現高平行性和小尺度一致性的碳納米管陣列排布[23]，如圖7(c)。

圖7 碳納米管陣列排布方法[20,23-24]Fig.7 Alignment of carbon nanotubes

1.2 碳納米管晶體管技術

碳納米管晶體管的輸運特性與硅基晶體管有所不同。小偏壓下硅基晶體管的輸運一般描述為：

碳納米管晶體管的輸運方程，在彈道或準彈道輸運的情形下，可以描述為：

（1）無摻雜碳基CMOS 技術

碳納米管的單原子層特性和超強的C-C 鍵的共價特性使得傳統的離子注入摻雜方式很難實現，而表面吸附離子進行電荷摻雜的方式又較不穩定，因此需要發展新的晶體管技術來實現高性能碳基CMOS。由于碳納米管完美晶格、表面無懸掛鍵、低維有限態密度和穩定的物理化學性質（一般不會發生界面反應）等特點，金屬和碳納米管之間理論上不會出現費米釘扎現象，可以選擇合適功函數的金屬作為源漏接觸，與碳納米管的導帶或價帶能帶匹配，實現電子或空穴的無勢壘注入。但是實際情況更為復雜，金屬與碳納米管接觸后，其有效的功函數還與金屬與碳納米管的作用方式、作用強度以及浸潤性等相關。

2003年斯坦福大學戴宏杰教授研究組使用鈀（Pd）作為源漏金屬，實現了歐姆接觸，首次制備了彈道輸運的碳納米管P 型晶體管，如圖8(a)，開態電導接近理想量子電導G0[31]；接著采用鋁（Al）作為接觸，制備了碳納米管NMOS，但是Al 和碳納米管的接觸存在肖特基勢壘，其開態電流明顯小于同等尺寸的PMOS 晶體管[32]；2005年，IBM 研究組進一步研究了不同金屬與碳納米管的接觸特性，及其對管徑的依賴效應[33]。接下來需要解決的即是高性能N 型碳納米管晶體管的制備。使用更低功函數的金屬作為接觸，面臨著接觸容易被氧化、工藝條件苛刻等難題，實驗上一直無法制備出與P 型晶體管性能相當的高性能N 型器件，制約著碳納米管CMOS 技術的發展。直到2007年北京大學彭練矛研究組采用低功函數的Sc 作為N 型器件的源漏接觸，發現其與碳納米管具有很好的浸潤性和合適的作用強度，是實現高性能NMOS 的理想金屬材料，在實驗上首次制備了彈道輸運的碳納米管NMOS 器件，室溫和低溫下均實現了歐姆接觸，如圖8(b)，其開態電導也接近理想量子電導G0[34]。在此基礎上彭練矛研究組進一步發展了無摻雜碳基CMOS 技術，實現了高性能碳納米管CMOS 器件和電路的制備，如圖8(c)，為碳納米管集成電路技術的發展打下了堅實的基礎[35]。

圖8 無摻雜碳基CMOS 技術[31,34-35]Fig.8 Doping-free carbon nanotube CMOS

（2）碳納米管晶體管的尺寸縮減和彈道輸運

碳納米管的一維單原子層結構，使其具有優異的靜電學柵控特性，實現快速有效的開關。仿真結果顯示，在碳納米管環柵晶體管中，柵長為5nm 的情況下，晶體管的亞閾值擺幅（SS）仍可保持在60 mV/dec 附近[36]。北京大學的彭練矛研究組采用平面自對準頂柵結構制備了10nm 柵長的碳納米管CMOS器件，器件的亞閾值擺幅約70 mV/dec，如圖9(a)，遠小于10nm 柵長的硅基晶體管器件（90-120 mV/dec）；當柵長進一步縮減到5nm 時，由于源漏金屬對柵極電場的靜電屏蔽效應，平面柵結構下的碳納米管晶體管的亞閾值擺幅明顯上升[37]。為了增強亞5nm 柵長下的碳納米管晶體管的柵控，實驗中，一個方法是采用超薄的石墨烯作為源漏接觸，以減少其對柵極電場的屏蔽作用，在5nm 的柵長下，碳納米管晶體管的SS 降低為73 mV/dec，如圖9(b)，取得了顯著效果[37]；另一個可行的方法是采用環柵結構，柵極的靜電控制將進一步提高，有助于在亞5nm 的極限縮減情況下，降低SS，維持有效的柵控。環柵結構的另一個優勢是，減少了柵介質和基底的界面作用，結合靜電控制的提升，將有助于提高碳納米管器件的一致性，這對于小尺寸器件的規模集成至關重要。IBM 研究組制備了碳納米管環柵器件，器件柵長為20 nm-30 nm，亞閾值擺幅約85 mV/dec，如圖9(c)，與理論仿真的環柵器件的60 mV/dec 的SS 相差較多，這可能主要是由于柵介質層中的缺陷電荷密度和界面態密度過高，影響了柵控[38]。需要進一步開發碳納米管清洗工藝和優化原子層沉積（ALD）工藝，提高柵堆垛界面質量，減小界面態密度，以真正發揮出碳納米管晶體管環柵結構的優勢。

圖9 柵長極度縮減的平面頂柵和環柵碳納米管晶體管[37-38]Fig.9 Extremely scaling CNT FET with planar top gate (TG) and gate-all-around (GAA) structure

碳納米管的特殊晶格結構，使其費米面附近的電子態主要是擴展態，室溫下電子和空穴都具有極高的本征遷移率。在小偏壓情況下，光學聲子未被激發，聲學聲子散射較弱，其平均自由程可達到微米量級；在強場條件下，光學聲子散射占主導，其平均自由程也有幾十納米。當碳納米管晶體管的溝道尺寸接近或小于其平均自由程時，其輸運過程就進入了準彈道或彈道輸運。IBM 研究組基于單根碳納米管制備了不同柵長的碳納米管P 型晶體管，如圖10，當柵長縮減到40 nm 以下時，器件在室溫下表現出彈道輸運特性[39]。

圖10 碳納米管彈道晶體管[39]Fig.10 Ballistic CNT FET

碳納米管晶體管的尺寸縮減，除了溝道長度，還包括接觸尺寸的縮減。如前文所述，在彈道輸運情況下，器件的開態電流完全由接觸電阻決定。實現小的接觸尺寸下，有效的載流子注入，即低接觸電阻，是碳納米管晶體管技術研究中需要解決的一個重要問題。常見的碳納米管晶體管的接觸方式可以分為兩種：面接觸（side contact）和端接觸（endcontact）。對于面接觸，如圖11(g)所示，接觸電阻RC可以描述為[40-41]：

其中RS為接觸下方碳納米管的電阻率， 為金屬和碳納米管接觸界面的電阻率，Lc為接觸長度。RS與金屬接觸對碳納米管的靜電摻雜程度有關， 取決于金屬與碳納米管的作用強度，與制備工藝有關。一般來說，金屬與碳納米管的作用強度較大時，載流子從金屬到碳納米管的注入效率較高，即在更小的Lc下即可實現載流子的充分注入，但是注入過程中載流子的透射率較低，接觸電阻比較大；在Lc足夠大的情況下，選擇載流子透射幾率更高的金屬作為接觸，例如Pd，可以實現更小的接觸電阻，如圖11(c)所示。IBM 研究組制備了不同接觸尺寸，相同溝道長度（Lch=40 nm）的碳納米管P 型彈道晶體管，研究了接觸長度(Lc)的尺寸縮減效應[39]： Pd 作為接觸時，在Lc小于50nm 后，Rc即隨著Lc減小急劇上升，如圖11(a)和(b)。

為了提高小尺寸Lc情況下的載流子注入效率，一種可能的辦法是優化金屬接觸的沉積工藝，改善金屬和碳納米管的界面質量。斯坦福大學Philp Wong 教授研究組改進了Pd 的蒸鍍工藝，在提高單位接觸長度載流子注入效率的同時，維持了高透射幾率，實現了Lc為10 nm 情況下的低接觸電阻[42]，如圖11(h)所示。不過這種方法對碳管表面潔凈度和沉積工藝控制等要求較高，器件的一致性還有待提高。

碳納米管的一維特性提供了解決接觸尺寸縮減問題的另一個方案，即端部接觸（end-contact）。IBM 研究組采用金屬Mo 或者Ni 與碳納米管接觸，經過高溫退火處理，金屬與碳納米管形成了穩定的碳化物，金屬原子與碳原子之間形成強化學鍵，實現了高效的載流子注入，其觸電阻不依賴于接觸長度，表現出顯著的尺寸縮減優勢[43-44]，如圖11(d)(e)和(f)所示。

圖11 碳納米管晶體管接觸尺寸縮減研究[39-43]Fig.11 Contact length scaling of CNT FETs

為了充分展示碳納米管晶體管的尺寸縮減優勢，IBM 研究組采用端部接觸，分別基于單根碳納米管和陣列碳納米管，制備了亞10 nm 柵長和接觸長度的碳納米管P 型晶體管，整個器件的尺寸約為40 nm，如圖12(a)所示，對應的接觸柵間距（contactedgate pitch, CGP）約為30 nm，遠遠領先于硅基5 納米技術節點的CGP[45]。其中基于陣列碳納米管的底柵器件，如圖12(c)和(d)，相較于相近工藝節點的硅基FinFET 和硅納米線器件，表現出顯著的低電壓工作優勢，從實驗上驗證了碳納米管晶體管低功耗高速開關的優勢和潛力。

圖12 最小的碳納米管晶體管- 器件尺寸40 nm[45]Fig.12 Smallest CNT FET- 40 nm footprint

（3）碳納米管晶體管的高k 柵介質制備

在硅基CMOS 技術的發展過程中，氧化硅扮演了很重要的角色。作為柵介質，氧化硅與硅溝道之間的高質量界面保證了器件的有效柵控以及器件的高可靠性，即便在先進工藝制程（45 納米工藝節點之后），采用了高k 柵介質和金屬柵極，依然將氧化硅作為高k 柵介質與硅溝道之間的過渡層，以降低界面態密度。對于碳納米管晶體管來說，缺少類似氧化硅這樣的碳基氧化物作為柵介質層。碳納米管晶格結構完美，表面無懸掛鍵，采用傳統的ALD工藝，很難在其表面生長高質量均勻的介質層。

斯坦福大學戴宏杰研究組采用DNA 分子修飾碳納米管，作為種子層，ALD 生長了高質量的氧化鉿柵介質，室溫的亞閾值擺幅達到理論極限的60 mV/dec[46]，如圖13(a)和(b)。北京大學的彭練矛研究組，研究發現金屬釔（Y）與碳納米管具有很好的浸潤性，通過電子束蒸發鍍膜的方法，在碳納米管表面均勻沉積一層金屬釔薄膜，在空氣或氧氣氛圍下高溫氧化，就可以得到均勻包裹在碳納米管表面的高質量的氧化釔柵介質。以此制備的碳納米管頂柵晶體管器件，其亞閾值斜率擺幅也達到了理論極限60 mV/dec[47]，如圖13(c)和(d)。

不過DNA 修飾的方法不大適合規模集成電路的制備工藝，器件的一致性、可靠性和工藝的重復性難以保證；蒸鍍金屬釔，熱氧化制備氧化釔柵介質的方法，不適合環柵工藝，并且得到的氧化釔薄膜呈多晶狀態，當柵介質縮減到很薄時，其可靠性和一致性也會受到影響。因此還需要繼續開發碳納米管晶體管高k 柵介質制備技術，實現低界面態密度和高可靠性的柵介質層。斯坦福大學的Philip Wong 研究組和臺積電合作，發展了Al2O3的ALD 生長工藝，作為過渡柵界面層，其等效EOT 約0.5 nm，在其上ALD 生長了HfO2作為高k 柵介質，以此制備碳納米管頂柵晶體管，對于15 nm 柵長的器件，其SS 約65 mV/dec，DIBL 小于20 mV/V，表現出優異的靜電學柵控特性[48]，如圖13(e)和(f)，為ALD 生長高質量的碳納米管晶體管柵介質提供了一種可能方案。

圖13 碳納米管晶體管高k 柵介質層制備[46-48]Fig.13 Fabrication of high-k gate dielectric for CNT FETs

1.3 碳納米管集成電路

碳納米管材料和晶體管技術的發展與積累為碳基集成電路的制備奠定了基礎。隨著CNT 材料與器件技術的不斷突破與創新，基于CNT 的碳基電子學逐漸從基礎性研究轉向實際應用，科研人員已經成功實現了各種基礎邏輯單元和具有一定功能與復雜度的碳基集成系統。

（1）碳納米管中大規模集成電路

2013年，斯坦福大學報道了全球首臺碳納米管原型計算機。采用PMOS 工藝，每個碳納米管原型機包含178 個碳納米管晶體管，采用MIPS 指令集架構，配合硅基電路，實現了20 個不同指令[49]。2017年，北京大學彭練矛課題組采用CMOS 工藝制備了首個碳納米管4 位全加器和D-Latch、MUX2X1 等標準門單元[50]。2019年，麻省理工大學（MIT）Shulaker課題組報道了碳納米管16 位Risk-V 處理器，流片基于CMOS 工藝，采用標準EDA 工具進行碳納米管處理器的設計仿真和版圖繪制，包含約 14 700 個碳納米管晶體管，在16 位地址上運行32 位Risk-V 指令集[51]，如圖14(a)。隨后MIT 研究組與美國芯片制造公司Sky Water 合作，在8 英寸工藝線上，基于130 nm 的工藝制程，實現了Risk-V 碳納米管芯片的流片[4,52]，如圖14(b)，標志著碳納米管集成電路技術正從實驗室走向產業化。

圖14 碳納米管Risk-V 微處理器[51-52]Fig.14 Carbon nanotube Risk-V microprocessor

（2）碳納米管三維單片集成系統

碳納米管晶體管技術不需要離子注入摻雜和高溫退火過程，工藝熱預算在400 度以下，與互連工藝、新型存儲技術（如MRAM、RRAM 和PCRAM等）具有很好的工藝兼容性，有望實現三維單片集成，基于近存計算的架構進行芯片設計，解決平面芯片布局中的存儲墻等問題，大大提高芯片的算力和能效。2014年，斯坦福大學研究組率先報道了硅基邏輯層、阻變存儲層和碳納米管邏輯層的簡單三維單片集成系統[53]。2017年，斯坦福大學和麻省理工大學的研究團隊進一步研制了更復雜的感存算一體三維單片集成系統，從下往上，分別集成了硅基邏輯層、碳納米管邏輯層、阻變存儲層和碳納米管傳感+邏輯層[54]，如圖15(a)和(b)。整個三維集成系統可以作為電子鼻，區分和確定多種常見氣味，如檸檬汁、酒精、伏特加和紅酒等；2018年該研究團隊基于碳納米管邏輯層與阻變存儲層實現的三維單片集成芯片，演示了類腦超維計算系統，用來實現語言分類識別，與對應的硅基電路比較，面積縮減了3 倍，能效提高了約35 倍[55]；2019年，麻省理工團隊又報道了在硅基圖像傳感器上在片集成了碳納米管邏輯電路，對圖像信息進行預處理，有效提高圖像分類過程的能效[56]。在DARPA 項目的支持下，美國麻省理工大學、斯坦福大學、佐治亞理工大學和Sky Water 等合作，基于130 nm 工藝線和開發的碳基EDA 工具，演示了碳納米管邏輯層和阻變存儲層三維單片集成系統的設計仿真和流片，如圖15(c)和(d)，在碳納米管三維單片集成技術的研發上走出了重要一步[4]。

圖15 碳納米管三維單片集成系統[4,54,56]Fig.15 Carbon-based monolithic 3D integration

（3）高速碳納米管集成電路

在單根碳納米管上，北京大學的研究團隊制備了速度（本征門延時）和能效（能量延時積）均優于硅基的碳納米管晶體管器件，但是電路層面的速度優勢卻受碳納米管材料的限制，很長時間沒有突破。2018年北京大學彭練矛研究團隊基于高質量的網絡狀碳管薄膜制備了5.6 GHz 的5 階環振，與相同節點的硅基電路性能相當[57]；2020年，彭練矛團隊發展了高密度、高純度的碳納米管陣列的制備方法，在此基礎制備的5 階環振，其振蕩頻率超過8 GHz，如圖16，代表了目前碳基高速電路的最高水平[20]。環振電路中碳納米管晶體管的制備采用非自對準工藝，形成“空氣”側墻，以最大程度地減小寄生電容。不過環振電路中的晶體管屬于耗盡型，關態電流很大，開關比較低，降低寄生電容的非自對準工藝也較難應用于大規模集成電路。滿足實際應用的高速低功耗的碳納米管邏輯電路的實現還需要在器件結構、閾值電壓控制和自對準工藝開發等方面進一步地努力。

圖16 碳納米管高速環振電路[20]Fig.16 High speed carbon nanotube 5-stage oscillators

碳納米管的高速輸運特性更直觀地反映在碳基射頻器件上。基于高密度碳納米管陣列制備的碳納米管射頻器件，其電流增益和功率增益截止頻率分別高達540 GHz 和306 GHz[29]，充分說明了碳納米管高速工作的優勢和潛力。

2 挑戰

如前文所述，在材料、器件和系統集成方面，碳納米管集成電路技術均取得了眾多進展，但距離產業化和實際應用尚存在一些問題需要解決。

2.1 高品質碳納米管陣列薄膜的可控制備

基于共軛高分子方法制備的碳納米管薄膜材料，還存在著高純度和高產率較難同時滿足、碳納米管表面包裹的高分子難去除、陣列排布工藝重復性和大面積的均一性有待提高等問題。為了滿足先進技術節點碳基集成電路對材料的要求，需要在以下幾個方面進行攻關：（1）高分子的可控合成，滿足高選擇性、高分散率、分子量分布控制、批次重復性、易降解等；（2）高魯棒性的順排工藝，滿足小尺寸的一致性、大面積均一性、高重復性、單層和密度可控等要求；（3）高分子去除工藝，滿足無損傷去除和完全去除；（4）材料表征，包括純度、形貌、雜質、缺陷等，建立表征方法、表征標準，與器件電學特性建立對應關系等。

2.2 面向應用的碳納米管晶體管技術

（1）高性能高可靠性N 型碳納米管晶體管的制備

基于陣列碳納米管，北京大學研究組和IBM 研究組均制備出了高性能的P 型碳納米管晶體管，而與之性能匹配的N 型晶體管的制備則面臨著一些困難。使用Sc 等低功函數金屬作為接觸制備N 型晶體管，Sc 較容易被氧化，尤其是在小的接觸尺寸下，部分氧化的Sc 接觸，其載流子注入能力大大下降，導致接觸電阻急劇增加。當采用頂柵自對準結構時，Sc 與高k 氧化物柵介質在熱處理過程中，也容易發生奪氧反應，造成接觸質量下降和柵介質漏電等問題。因此需要對Sc 進行較充分的保護，IBM 研究組制備了底柵器件，通過側面和頂部的鈍化保護層，大大提高了小尺寸接觸長度下，碳納米管NMOS 器件的成品率和一致性[58]，如圖17 所示。對于頂柵器件或者環柵器件，也需要設計合適的器件結構，選擇有效的鈍化層，在不影響器件性能的同時，提高碳納米管NMOS 的成品率、一致性、熱穩定性和可靠性等。

圖17 Sc 接觸碳納米管NMOS 的鈍化保護[58]Fig.17 Passivation of Sc contacted CNT NMOS

另一種實現N 型晶體管的方式是使用較高功函數、穩定性好的金屬作為源漏接觸，通過靜電摻雜調整接觸區的能帶彎曲，實現載流子的隧穿注入，以此避免Sc 等低功函數金屬的不穩定性帶來的問題。具體的實現方式包括：局域底柵結構，選擇含有固定電荷的介質，如HfOx，AlOx和SiNx等，沉積在溝道表面，實現靜電摻雜[59]，如圖18(a)；頂柵或環柵結構，選擇含有固定電荷的柵介質層，如YOx[60]，或者通過柵介質組合，形成偶極子，如采用AlOxNy和HfO2 疊層作為柵介質，界面偶極子實現對溝道的電子摻雜[38]，實現N 型碳納米管晶體管，如圖18(b)。

圖18 靜電摻雜實現碳納米管NMOS[38,51]Fig.18 CNT NMOS with electrostatic doping

這種靜電摻雜和隧穿注入的方式也存在著一些隱患：①使用配比不完整的金屬氧化物實現靜電摻雜，如HfOx，膜層中存在較多氧空位和缺陷態，和溝道的界面質量也較差，容易引起溝道中載流子散射，也不利于柵控；同時非理想配比的氧化物，其熱穩定性也較差，在熱處理過程中，膜層形態容易發生變化，改變靜電摻雜的效果；②偶極子靜電摻雜的方式相對比較穩定，作為柵介質時，其界面態的優化是關鍵；另外器件的開態電流、閾值電壓和亞閾值擺幅三者的協同優化也將是一個挑戰，尤其是在器件尺寸縮減的情況下；③隧穿注入的方式下，實現器件的高一致性，相較于歐姆接觸的無勢壘注入，將更加困難。

（2）碳納米管晶體管閾值電壓的控制

與硅基器件不同，碳納米管晶體管不適合采用離子注入的方法進行摻雜，其閾值電壓的調控主要通過靜電摻雜來實現。一種方法是采用局域底柵的器件結構，沉積含有固定電荷的鈍化層在溝道上方，來實現靜電調控，但是這種方式可能會導致柵控效率的下降，在小尺寸下，器件的開關態、閾值電壓和亞閾值擺幅較難平衡。另外一種方法是通過調節柵堆垛，包括柵介質和柵金屬，來實現閾值電壓的調整。但是考慮到界面態密度控制、熱穩定性、工藝兼容性和柵控特性等限制條件，單一通過柵堆垛調控來同時滿足碳納米管PMOS 和NMOS 對閾值電壓的要求，工藝難度挑戰較大。因此碳納米管晶體管閾值電壓的調控還需要更多的調控手段，例如，側墻區的靜電調控。

（3）滿足綜合性能指標的器件結構和工藝開發

從第一個底柵碳納米管晶體管發展至今，各研究組相繼演示了豐富的碳納米管晶體管器件結構和工藝，包括：局域底柵、高k 自對準頂柵、反饋柵、非對稱柵和環柵等，從實驗上充分驗證了碳納米管作為邏輯器件和射頻器件的溝道材料的優勢和潛力。但是從實際應用和產業化規模制備的角度，面向高速低功耗芯片應用的碳納米管晶體管，需要滿足嚴苛的綜合技術指標的要求，包括高開態、低關態、閾值電壓控制、自對準工藝、低寄生、可靠性、熱穩定性、工藝兼容性、一致性、良率等等，已發表的技術方案大多是實現了單個或部分指標的優化，尚存在明顯短板，仍需要學術界和產業界的共同努力，針對不同應用場景下各自的技術指標要求，開發出滿足實際需求的技術方案。

2.3 三維單片集成系統的優化設計

三維單片集成的近存計算架構可以最大程度地發揮碳基集成電路技術的優勢，突破存儲墻等限制，滿足人工智能、大數據、物聯網、自動駕駛等對高算力低功耗的要求，另一方面三維單片集成技術可以實現將更多的功能單元在片集成，包括傳感、存儲、計算、通信等等，提高能效，降低成本，實現功能多樣化。但是目前三維單片集成系統的架構和算法設計還不成熟，如何實現三維集成的自動化設計，從不同層級，包括晶體管級、門單元級、功能單元級、系統級，進行三維設計優化，是目前存在的重要挑戰。

另外在先進工藝節點，三維單片集成系統的設計，除了性能-功耗-面積（集成度）-功能方面的平衡和優化，還需要考慮熱管理的設計和布局，統籌規劃[61]。

圖19 碳基三維單片集成系統[61]Fig.19 Cabon-Based monolithic 3D integration

3 總結與展望

碳納米管集成電路技術經過20 多年的發展，解決了一系列關鍵性基礎問題，目前正處在從實驗室向產業化過渡的階段。為了真正發揮碳納米管晶體管彈道輸運和三維單片集成等方面的優勢，仍需要在科學和技術層面解決一些關鍵技術問題，包括滿足先進技術節點的碳納米管陣列薄膜的可控制備、面向應用的碳納米管晶體管技術的開發和三維單片集成系統架構、算法、EDA 工具和工藝的協同建立等，評價標準和研究導向也需要從部分指標優化向綜合指標協同提升轉變。

目前我國在芯片行業被嚴重桎梏, 碳納米管集成電路技術的興起發展和巨大潛力為我國未來信息電子產業，尤其是高端芯片技術，提供了一次寶貴的“換道超車”的機會。我國在碳基集成電路材料和器件方向的研究開展較早，在本世紀初即開始了布局，經過近20年的努力，已經發展了體系完整的原創性技術，具備自主知識產權，為大規模產業化方向的突破奠定了基礎。

當下世界各國都對下一代芯片技術密切關注并巨額投入，對我國而言，自主可控的芯片技術更是尤為重要，加快布局和推進碳基集成電路技術發展的緊迫性日益凸顯，需要從國家層面制定戰略、協調資源，將材料、器件物理、系統設計、微納加工等相關各領域的人才和力量集合起來，提供一個長期穩定的支持環境，牢牢把握住后摩爾時代非硅基技術發展的機遇期，搶占下一代半導體技術戰略制高點，形成中國自己的碳基納電子產業。

利益沖突聲明

所有作者聲明不存在利益沖突關系。