指令遙控和數據通訊信號在通信信道傳輸中干擾的抑制

關哲剛

在指令遙控及數據信號傳輸過程中，通常都是采用現有的通信信道（包括載波，無線等話路）將數居信息經碼音變換電路或附加專門的調制設備使數據信號代碼交換成移頻鍵控信號（ FSK ）。即以兩種不同頻率的正弦波分別代表數據碼的高電平“1”和低電平“0”，再經通信信道傳達到接收端進行解調，將 FSK 信號經變換還原為數據代碼。

數據在信道傳輸過程中，往往在有用信息中附加有各種隨機的雜亂波形，這種雜亂波形的干擾，通常表現為寬度很窄的不規則尖脈沖。當干擾嚴重時就會使接收端的信號處理出錯，數據信息丟失，這是實際應用中不能允許的。

基于這種現象，本文采取了相應的抑制干擾措施，并已在實際應用中取得了比較滿意的效果。

1電路的組成及工作原理

電路的組成如圖1所示。

輸入信號為移頻鍵控信號 FSK ，它由代表邏輯“1”的頻率信號 f 1和代表邏輯“ 0 ”的頻率信號f2組成。SK-6是頻率解碼集成電路。兩塊電路分別對 f1 和f2諧振。改變管腳2和管腳3之間的電阻可調整諧振頻率。當有頻率響應時，管腳8輸出高電平“1”，否則為“ 0 ”。這樣在與非門G2的輸出端就可以得到對應于移頻鍵控信號 FSK 的數據邏輯脈沖。

NE555組成時鐘脈沖產生電路。其振蕩頻率的設計應使256個鐘脈沖的時間略短于G2輸出端數據邏輯脈沖一個單位碼元的時間。W3，可在一定范圍內調整鐘脈沖的頻率。

在G2輸出端為高電平“1”期間，鐘脈沖將反映到與非門 G 3的輸出端，計數器 J1開始計數。當輸人256個鐘脈沖后，J1 計數滿，Q 端由邏輯“0”變為邏輯“1”，使雙穩態觸發器 F1 的 Q 端也翻轉為“1”，作為數據碼輸出。同時 F1 的 端的低電平“ 0 ”使與非門 G4 輸出高電平“1”，計數器 J1 復位。

如果G2輸出端邏輯“1”的持續時間為一個單位碼元長度（如10—），那么G2的輸出端將在 J 1計人256個鐘脈沖之后轉變為邏輯“0 ”。脈沖的下降沿使單穩態電路 DW 的 Q 端變高電平“1”，雙穩態觸發器F2的反相輸出端 變為低電平“ 0”，計數器J2開始計數“ 0 ”，當J2計滿256個脈沖后，Q 端變為高電平“1”，經與非門 G5 后變為低電平“ 0”，使 F1 清零，Q 端反變為“0”。至此，一個脈沖的計數，延遲輸出過程完成。在 F1 清零的同時， 端由“ 0 ”變為“1”，使 G4 輸出為“ 0 ”，計數器 J1 又可進行新的一輪計數。

如果G2的輸出端邏輯“1”電平持續時間為兩個或兩個以上單位碼元長度時（如110—），F 1的 Q 端在保持了一個單位碼元長度的邏輯“1”之后，由于 CLR 端無清零輸入，因此 Q 端仍將保持高電平“1”。直到G2輸出端由邏輯“1”變為“ 0”后的下降沿使 DW 翻轉→F2翻轉→ J2 計數滿— F1 清零，Q 端才由“1”反變為“0”。這反映了輸出對輸入具有很好的信號“跟蹤”特性。以上分析是對數據碼的傳輸過程電路分析。

前面已經提到，FSK 信號在信道的傳輸過程中會有干擾信號混雜其中。因而表現出在G2輸出端數據碼波形中附加了無規則的窄或尖脈沖。邏輯“1”期間的影響被高電平所抵消而邏輯“0 ”電平期間的影響卻不可忽略。本電路對干擾的抑制過程如下：

計數器 J1 的作用使得G2輸出端邏輯“1”電平的寬度必須大于256個鐘脈沖的時間才有效，反之無效。當窄脈沖干擾作用于 J1 的 CLK 端后，J1 計數。但由于干擾寬度甚小于256個鐘脈沖時間，因此在未計滿數之前，G2輸出端就出現了下降沿。單穩態 DW 翻轉， 端輸出低電平“0”，G4 ，輸出高電平“1”。計數器 J1 被復位0實際上形成了計數器 J 1對干擾，即寬度小于256個鐘脈沖的波形不響應的效果。所以干擾被抑制而不能出現在數據碼的輸出端（ F 1的 Q 端），如圖2所示的波形表明了輸出與輸人的對應關系。由圖可見在電路的輸出端，窄脈沖被清除，而數據碼除在時間上與輸入端延遲了一個單位碼元的長度之外，其余完全“跟蹤”。

F2的 CLR 端在 F1 的 Q 端為“ 0”時，被二級管 D 箝位在低電平。這就使F2的 端不受 DW 的 Q 端因干擾脈沖負沿觸發變成高電平的影響。從而避免了J2對干擾計數。

2 結束語

1） F1 、F2可用雙 D 觸發器，如74LS74.圖中的電源均為直流+5V.

2）NE555鐘脈沖的頻率在實際調試中按最佳效果決定。

3）因為電路清除干擾的指導思想是利用數據脈沖的寬度甚大于干擾脈沖寬度來實現的，這個前提限制了數據碼的速率使之不能太高，否則單位碼元的長度窄到可與干擾脈沖寬度相比擬時，干擾抑制將失效。因此，電路僅適合75 Bit / s 以下的低速率數據傳輸。