供電電源對高速ADC精度的影響

任曉琨，趙 君，艾鐵柱

（西安航空計算技術研究所，陜西 西安 710119）

0 引 言

數據采集是物聯網應用的關鍵技術之一。正是通過數據采集終端將海量的環境數據匯聚起來，如溫濕度、輻射、噪音等，以供后續的數據分析、設備控制與信息處理使用[1-3]。逐次逼近型ADC因其低電壓、低功耗、與數字電路兼容性好的優點，在傳感器、物聯網等中等精度（10～12 b）、中等速度（50～200 Kb/s）領域應用廣泛[4-5]。

ADC實現高精度采集首先需要提供低噪聲電源，大多數ADC數據手冊推薦采用低壓差線性穩壓器（Low Drop Output, LDO）為高精度ADC供電以便達到最佳性能[6-8]。進行ADC供電設計時應首先考慮轉換器的選擇。LDO的電源噪聲顯著低于開關電源[9]，但在物聯網領域，低功耗、高效熱管理、最大化電源效率和嚴苛的體積和重量限制決定了物聯網嵌入式領域開關電源的使用較多，兩者形成了一定的矛盾。但如果提前確認好ADC轉換器對供電軌噪聲影響的敏感度，開關電源也可以用于物聯網嵌入式ADC芯片的供電。

1 電源噪聲影響參數及簡要模型

電源噪聲有兩個重要參數：電源抑制比（PSRR）和電源調制比（PSMR）。其中PSRR分為PSRR-DC、PSRR-AC。

電源抑制比（Power Supply Rejection Ratio, PSRR）是指電源的輸入與輸出的紋波比值，可以用最低有效位（LSB）的分數、百分比或對數比值形式表示，單位為dB。

電源調制比（Power Supply Modulation Ratio, PSMR）與電源抑制比（PSRR）相似。PSRR衡量電源缺陷直接耦合到器件輸出的程度，PSMR衡量電源缺陷（紋波和噪聲）如何被調制到RF載波上。

ADC芯片的電源引腳根據不同的工藝與電路拓撲結構，可以視為一個衰減器，通常其衰減值在40 dB至60 dB之間[10]。MOS芯片結構中，其S極、D極與信號路徑存在一個較大的等效電阻，從而會帶來衰減。當電源噪聲很大時，ADC供電上任何噪聲都能通過此等效電阻耦合到輸出級電路上，進而影響芯片電路的精度。

2 電源噪聲處理

在進行系統設計時，必須確保電源供電輸入和信號輸入上的噪聲不會對系統精度造成大的影響。通常的設計流程為：確定系統性能精度需求、進行合適的ADC芯片選型、選擇合適的供電解決方案（LDO或小型開關電源）。

在此過程中，應根據ADC芯片中PSRR相關信息對所能容許的電源最大紋波水平進行復核復算。例如，某開關電源在300 kHz時具有5 mV的紋波，ADC芯片器件手冊在此頻點的PSRR為40 dB，即在此頻點可提供大約40 dB的抑制。ADC芯片的滿量程為5 V，原始5 mV比輸入滿量程低60 dB，此信號將進一步衰減40 dB，從而比ADC芯片的滿量程低100 dB左右，通常衰減后噪聲要小于1/2LSB。這樣，設計人員就能根據ADC芯片的PSRR數據來確定給定頻率下ADC模擬電源供電的容許紋波。若經過初步核算不能滿足紋波要求，則需要進行額外的濾波處理。

ADC芯片供電管腳通常需要進行相應的濾波處理，采用磁珠、大的去耦電容和局部電源去耦以及PCB布局布線來進行綜合處理。ADC芯片供電濾波電路如圖1所示。

圖1 ADC芯片供電濾波電路示例

ADC不同的采樣速率會引起電源負載的瞬時變化。印制板材質、走線上的寄生電感會阻礙電路的快速變化，進而限制電源能夠迅速提供的電流量。此時，ADC的高頻電流就需要電源去耦電容進行提供。因此，在對高速高精度ADC芯片進行供電時，應同時采用大的電源去耦電容和局部去耦電容相結合的方法。大的電源去耦電容對電源層和局部去耦電容充電，局部（ADC引腳處）去耦電容提供ADC高速采樣時所需的高頻電流。同時，就近的去耦電容還能將高頻電源瞬變限制在距離ADC芯片很近的區域，避免在印制板較大范圍上產生電磁干擾。

一般來說，每個ADC芯片電源應至少配備一個10 μF至22 μF的低ESR陶瓷或鉭電容作為大的去耦電容。局部（ADC引腳處）去耦電容通常采用0.01 μF至0.1 μF的低ESR陶瓷電容，并盡可能靠近ADC電源管腳放置。

3 結 語

本文對高速高精度的ADC系統電源設計要點進行了分析。給出的對應處理措施可以在使用高效率開關電源的基礎上，保證高速ADC芯片的模擬采集精度，取得較佳的設計平衡，達到良好的收益。