扇出型晶圓級塑封過程中芯片偏移的研究綜述

汪 洋，曹玉堂，童曉燕，徐 宏，汪 輝，丁 寧

（富仕三佳機器有限公司，安徽銅陵 244000）

1 引言

集成電路先進封裝（Advanced Packaging）按照技術特點主要分為扇入型（Fan-in）封裝和扇出型（Fanout）封裝兩種。傳統的晶圓級封裝以扇入型結構為主，主要應用于I/O引腳數量較少的集成電路芯片，通過扇入型封裝完成再布線（Redistribution Layer）并形成與外部互連的焊球或銅柱凸點。隨著基帶處理器、電源管理芯片、汽車安全系統毫米波雷達模組、5G芯片、生物/醫療器件和應用處理器要求的不斷提高，使得芯片I/O的需求數量越來越多，傳統扇入型封裝已經不能完成在其芯片面積內的多層再布線和凸點陣列排布，由此扇出型晶圓級封裝（Fan-out Wafer Level Packaging）方式應運而生，如圖1所示。扇出型晶圓級封裝通過圓片/晶圓重構增加單個封裝體的面積，應用TSV，bumping等先進制造工藝完成多層再布線和凸點制備，切割分離后得到能夠與外部電性能互連的封裝體。2010年，Yole development就已經指出未來FoWLP封裝主要是替換更高I/O（>1000引腳）的BGA封裝型式[1～3]。

圖1 扇出型晶圓級塑封前后對比

2 扇出型晶圓級塑封過程中芯片偏移的研究

對扇入/扇出型晶圓級封裝的研究，主要是基于8寸硅基/不銹鋼載板。2009年，Sharma,G.等設計了堆疊式的eWLB封裝產品[4]，并成功通過了應力測試，熱循環和濕度敏感度測試。基于實驗結果，建議采用低CTE模塑料、150℃成型溫度（實驗溫度范圍125～200°）、高粘合強度成型膠帶（molding tape）材料和工藝組合用以控制晶圓級壓縮成型中的芯片移位。Chee Houe Khong等通過PLOYFLOW仿真分析芯片厚度[5]，芯片間距和壓縮速度與芯片偏移量之間的關系，當芯片的厚度從300μm增加到700μm時，芯片偏移量減小25%，芯片間距從6.1mm增加至10.1mm，芯片偏移量增加12%，當合模速度從100μm/ss降至50μm/s時，芯片偏移量減小28%。2011年，Gaurav Sharma等在8寸晶圓載板上發明了一種測量芯片偏移量的測量方法[6]，分析研究了熱收縮和固化收縮是芯片偏移的主要因素，并提出一種芯片偏移量的補償方法，實現偏移量不超過40μm。同時還得出芯片面積和封裝面積的比值對芯片移位有很大影響，比值為0.81、0.49和0.25時，對應的位移值分別為26μm、76μm和97μm。

同年Lin Ji等通過Castro-Macosko方程[7]，建立了由三種不同類型的芯片重構的四分之一載板有限元模型（如圖2所示），通過計算機流體仿真分析得到：流動阻力隨著芯片到晶圓中心的距離、壓縮速度和環氧樹脂粘度的增大而增大。

圖2 四分之一載板模型流動過程應力分布[7]

隨著塑封工藝和技術的不斷成熟，以及低成本的需求，12寸晶圓級載板、載板和環氧樹脂塑封料CTE值對芯片偏移的研究逐漸增多。Lin Bu等通過FULENT軟件[8]，建立實驗結果驗證了與CTE效應相比，由模流效應引起的芯片偏移不太顯著,占比25%，CTE效應是芯片偏移的主要效應，占比75%。進一步研究可以通過降低壓縮填充速度，增加塑封體的厚度，優化模塑料的初始直徑，選擇低粘度模塑料材料，使用大表面積、低芯片厚度的模具可以減少成型過程中的芯片偏移。Lin Ji等研究晶圓級壓縮成型的三維數值方法及其發展[9]，并將其成功應用于嵌入式雙芯片封裝晶圓級封裝中，比較100、200、300μm芯片厚度和芯片尺寸下的流型、速度和壓力分布。演示了CFD建模工具如何幫助工藝工程師進行EMWLP壓縮成型工藝優化，對由流動阻力引起的芯片偏移進行預測。Ho Siow Ling等認為固晶膠帶（molding tape）在芯片偏移中有著關鍵的影響[10]，測量了130°時膠帶和芯片的粘附力，得到載荷和位移曲線，3×3mm的芯片和固晶膠帶峰值結合力3.24N。2015年，Lin Bu等提出了一套優化晶圓級塑封工藝的設計方案用以解決decaps的設計和芯片偏移，流程分4個步驟：①首先，通過模流分析來評估芯片的布置；②其次，通過減小流動阻力改善芯片步距，盡量保證各向平衡設計；③再次，布局固定后，確定芯片的尺寸和厚度；④最后，對塑封過程中的工藝參數（壓縮速度和成型時間，壓縮成型速度394μm/s和31μm/s）進行優化。提出為保證塑封過程的完整填充，需要在型腔內提供100kpa真空環境。同時根據實驗對比，再次強調了芯片移位的主要原因，流體效應和熱膨脹系數不匹配。Yue Sun等提供了一種扇出型12寸晶圓級封裝補償芯片偏移的方法[11]，通過回歸分析找到芯片位置與芯片偏移在兩個方向上的關系（R2＞0.95），根據擬合公式得到補償量。通過對芯片粘合設備、壓縮成型塑封設備和光學測量設備的研究，當過程控制能力Cpk≥2.06時，可以采用該方法來進行適當的補償，保證RDL的電流信號，偏移量不超過20μm。Simon Siak Boon Lim等研究了mold first的塑封工藝芯片偏移的補償驗證[12]，補償前偏移量130至150μm，補償后偏移量小于15μm。Michelle R.Fowler等研究了粉末[13]、液體環氧樹脂塑封料、離型膜（release film）、固晶膠帶和載板的CTE對芯片偏移和拆鍵合的翹曲問題。BrewerBOND?305材料在80°以下時，芯片的附著力較低。認為楊氏模量是塑封過程中材料特性的關鍵因素，并基于chipfirst，face-down的工藝，提出了一種優化方案。

作者通過注射成型工藝和壓縮成型工藝設備的研發（見圖3），對比兩種不同成型工藝，壓縮成型工藝在控制12寸晶圓芯片偏移方面具有明顯優勢，塑封后產品的厚度一致性＜20μm。對于壓縮成型設備來說，最重要的是伺服的傳動精度，絲桿的間隙以及模面的勻溫性。建議選擇20位以上的伺服編碼器以及帶預壓力零間隙的滾珠絲桿。

圖3 4軸同步晶圓級壓縮成型設備

綜上所述，關于芯片偏移的研究經歷了從單一參數到復合參數的過程，從材料、工藝和設備多角度進行了深入的研究。隨著低CTE玻璃載板和液體、顆粒、柵格狀環氧樹脂逐漸成熟的應用，未來扇出型面板級封裝將會有較大的發展和研究空間，取代扇出型晶圓級封裝的部分市場[14]，成為新的研究熱點。

3 扇出型晶圓級塑封設備的機遇

從扇出型封裝在手機基帶芯片封裝中的首次應用（英飛凌嵌入式晶圓級球柵陣列eWLB）到現在已經過去15年的時間，期間由于BGA封裝形式的快速發展，經歷了一段時間的低谷。但是隨著傳統摩爾定律逐漸走到盡頭、先進系統級封裝逐漸成為延續摩爾定律，甚至超越摩爾定律的重要解決方案。基于低芯片偏移量的設計，未來扇出型晶圓級塑封設備需要能夠實現以下功能：穩定低速的壓縮速度（10μm/s），甚至更穩定更低速，模面勻溫性液體樹脂125°±3°，模具型腔的高真空功能（＜100pa）和高平面精度的模面加工技術（600×600mm的模面平面度＜5μm）。