基于cascode結(jié)構(gòu)的Ka頻段CMOS功率放大器設(shè)計(jì)

甄建宇 陳娜

摘? 要：文章通過分析共源共柵功率放大器的基本原理，提出了一種新穎的基于cascode級(jí)間電路結(jié)構(gòu)，通過優(yōu)化電路級(jí)間的阻抗匹配的設(shè)計(jì)思路。同時(shí)采用55 nm RF CMOS硅基工藝設(shè)計(jì)并制作出一款工作于Ka頻段的功率放大器。與傳統(tǒng)的CMOS功率放大器相比，具有高增益、低功耗、高功率等特點(diǎn)。經(jīng)過實(shí)物加工及裸片測(cè)試，結(jié)果表明設(shè)計(jì)的功率放大器在工作頻率為27～32 GHz時(shí)，小信號(hào)增益為19～20 dB，輸出1 dB壓縮點(diǎn)為12 dBm，最大飽和輸出功率為15 dBm，最大功率附加效率為21.5%，該放大器芯片尺寸為780 μm×710 μm。

關(guān)鍵詞：功率放大器;共源共柵;CMOS

中圖分類號(hào)：TN722 文獻(xiàn)標(biāo)識(shí)碼：A ? 文章編號(hào)：2096-4706（2021）05-0060-04

Design of Ka Frequency Band CMOS Power Amplifier Based on cascode Structure

ZHEN Jianyu1，CHEN Na2

（1.The 13th Research Institute of China Electronics Technology Group Corporation，Shijiazhuang? 050051，China;

2.CEIEC，Beijing? 100036，China）

Abstract：By analyzing the basic principle of cascode power amplifier，this paper proposes a novel design idea based on cascode interstage circuit structure，which optimizes the impedance matching between circuit stages. At the same time，a power amplifier working in Ka frequency band is designed and manufactured by using 55 nm RF CMOS silicon based process. Compared with the traditional CMOS power amplifier，it has the characteristics of high gain，low power consumption and high power. After physical processing and wafer testing，the results show that the power amplifier designed in this paper has a small signal gain of 19～20 dB，an output compression point of 1 dB of 12 dBm，a maximum saturated output power of 15 dBm，a maximum power additional efficiency of 21.5%，and a chip size of 780 μm×710 μm when the operating frequency is 27～32 GHz.

Keywords：power amplifier;cascode;CMOS

0? 引? 言

由于采用硅基CMOS工藝生產(chǎn)的器件具有低成本、高集成度的特點(diǎn)，對(duì)于使用該類器件研發(fā)的通信設(shè)備來說，體積得以大幅縮小，生產(chǎn)成本也得以大大降低，因此硅基CMOS器件的研發(fā)越來越受重視。隨著我國無線通信技術(shù)及相控陣?yán)走_(dá)的高速發(fā)展，總體針對(duì)設(shè)備小型化、輕量化以及多功能化的需求越來越迫切，要求也越來越高。硅基電路以其性能和集成度的優(yōu)勢(shì)備受青睞，在很多無線設(shè)備應(yīng)用中發(fā)揮著不可替代的作用。其中作為關(guān)鍵器件的CMOS射頻功率放大器，特別是在Ka頻段的應(yīng)用前景變得更加地廣闊，市場(chǎng)對(duì)該頻段的功率放大器性能的要求也愈加嚴(yán)苛。

共源共柵（cascode）結(jié)構(gòu)是一種設(shè)計(jì)功率放大器常用的電路結(jié)構(gòu)。該結(jié)構(gòu)可以有效地提升功率放大器的耐受電壓，從而達(dá)到提高功率放大器輸出功率的效果。cascode結(jié)構(gòu)是采用共源放大器與共柵放大器直接級(jí)聯(lián)的方式，使得最終設(shè)計(jì)出的功率放大器具有較高的反向隔離度以及更高的穩(wěn)定性。但是由于功率放大器的反向隔離度以及穩(wěn)定性受器件本身寄生參數(shù)的影響，因此在采用cascode結(jié)構(gòu)設(shè)計(jì)功率放大器時(shí)，電路級(jí)間的阻抗匹配問題需要特殊考慮。部分文獻(xiàn)[1]中也提出了各種優(yōu)化cascode電路級(jí)間匹配的思路，從而達(dá)到提高功率放大器的增益、效率以及擴(kuò)展工作帶寬的目的。

本文通過對(duì)cascode功率放大器結(jié)構(gòu)的基本原理進(jìn)行研究，提出了一種新穎的級(jí)間匹配電路結(jié)構(gòu)。具體的方法是采用電感-電容并聯(lián)到地的方式，與器件的寄生參量共同形成一個(gè)阻抗匹配網(wǎng)絡(luò)，從而達(dá)到提高功率放大器在工作頻帶內(nèi)帶內(nèi)平坦度的目的，最終使得采用了上述結(jié)構(gòu)的功率放大器在相對(duì)較寬的工作頻帶內(nèi)實(shí)現(xiàn)了高增益、高功率的設(shè)計(jì)指標(biāo)。與傳統(tǒng)結(jié)構(gòu)的功率放大器相比，采用上述方法所設(shè)計(jì)出來的功率放大器性能更優(yōu)，具有更加廣闊的應(yīng)用前景。

1? Ka頻段CMOS功率放大器的設(shè)計(jì)

1.1? cascode放大器的基本原理

cascode放大器結(jié)構(gòu)由于采用了兩層晶體管堆疊級(jí)聯(lián)的形式，使其具有一個(gè)重要特性，即該結(jié)構(gòu)的輸出電阻很高。在忽略掉共柵晶體管的背柵效應(yīng)的影響下，cascode放大器結(jié)構(gòu)的小信號(hào)等效電路如圖1所示。

cascode放大器除了具有輸出阻抗高的固有特性，其電壓增益也相對(duì)較高，因此可以通過提高放大器的耐受電壓，達(dá)到提高放大器輸出功率的目的。

1.2? 電路拓?fù)湓O(shè)計(jì)

采用cascode結(jié)構(gòu)放大器的電路中，共源級(jí)晶體管M1的漏極和共柵級(jí)晶體管M2的源極與地之間各有一個(gè)旁路寄生電容，如圖2所示。CSG1為晶體管M1漏極對(duì)地寄生電容，CSG2為晶體管M2源極對(duì)地寄生電容，它們的存在給放大器帶來額外的失配損耗，寄生參數(shù)的存在，很大程度上惡化了功率放大器的增益以及放大器輸出功率[5]。因此，采用傳統(tǒng)cascode結(jié)構(gòu)的功率放大器為了提高其輸出功率，往往解決方法是進(jìn)一步增加該放大器的功耗，但是這樣卻帶來了放大器效率降低的問題。

從圖1中可以看出，cascode放大器的輸出阻抗主要是由兩部分構(gòu)成，一部分為共柵級(jí)晶體管本身的輸出阻抗，另一部分為其源端的共源級(jí)晶體管的負(fù)反饋?zhàn)杩筟2，3]。通過理論分析，可以得出該結(jié)構(gòu)的輸出阻抗為：

Rout=[1+gm2ro2]ro1+ro2? ? ? ? ? ? ? ? ? ? ? ? ? （1）

當(dāng)gm2ro2?1時(shí)，從式（1）中可以近似得到Rout≈gm2ro2ro1。從而可以看出，通過共柵級(jí)晶體管的作用，cascode放大器結(jié)構(gòu)的輸出阻抗相比于共源級(jí)放大器結(jié)構(gòu)的輸出阻抗擴(kuò)大了gm2ro2倍[4]，由于共柵級(jí)晶體管的源極到漏極電流增益不變，所以整體結(jié)構(gòu)的跨導(dǎo)為gm1，那么cascode放大器的電壓增益可以表示為：

Av=-gm1Rout=-gm1gm2ro1ro2? ? ? ? ? ? ? ? ? ? ? （2）

針對(duì)本文設(shè)計(jì)的Ka頻段cascode結(jié)構(gòu)功率放大器，由于該功率放大器的工作頻率相對(duì)較高，器件的寄生參數(shù)對(duì)功率放大器本身的影響會(huì)更加的嚴(yán)重。因此，為了得到功率放大器的高增益、高功率以及低功耗性能，改進(jìn)的方法是通過在兩個(gè)晶體管級(jí)聯(lián)處增加一個(gè)“電感-電容”并聯(lián)到地的支節(jié)電路，與器件的寄生電容共同形成了一個(gè)匹配網(wǎng)絡(luò)，通過對(duì)器件參數(shù)的調(diào)整，實(shí)現(xiàn)優(yōu)良的級(jí)聯(lián)匹配。改進(jìn)后的cascode結(jié)構(gòu)如圖3所示。采用了如圖3所示的“電感-電容”支節(jié)電路的功率放大器，其電路指標(biāo)與傳統(tǒng)結(jié)構(gòu)的功率放大器相比較，具有較高增益、較高功率、較低的功耗以及更優(yōu)的帶內(nèi)平坦度。

在毫米波CMOS功率放大器的設(shè)計(jì)中，由于提供給器件使用的電壓較低，如果采用多通道功率合成的方式增大功率，則需要很大的電流，從而會(huì)導(dǎo)致器件的寄生參數(shù)對(duì)放大器性能的影響更為嚴(yán)重。考慮到上述因素，本文設(shè)計(jì)采用兩級(jí)各兩層堆疊的cascode結(jié)構(gòu)，并加入改進(jìn)的級(jí)間匹配網(wǎng)絡(luò)，在保證前后晶體管的正常工作電壓的同時(shí)，降低由阻抗變換帶來的影響，最終設(shè)計(jì)的放大器電路原理圖如圖4所示。為了實(shí)現(xiàn)增加放大器工作頻帶帶寬，同時(shí)提高帶內(nèi)增益平坦度的目的，在不影響整個(gè)放大器輸出功率的前提下，位于前級(jí)的cascode結(jié)構(gòu)引入電容-電阻負(fù)反饋結(jié)構(gòu)。該結(jié)構(gòu)也有利于提升整個(gè)電路的穩(wěn)定性。在設(shè)計(jì)中綜合考慮放大器功率及增益等因素，對(duì)末級(jí)晶體管柵寬大小進(jìn)行了優(yōu)化，最終確定的末級(jí)NMOS的總柵寬為176 μm，飽和電流可以達(dá)到40 mA，可以提供相應(yīng)的功率能力。

1.3? 版圖設(shè)計(jì)及電路制作

本文設(shè)計(jì)采用cascode結(jié)構(gòu)運(yùn)用到Ka頻段CMOS功率放大器的電路設(shè)計(jì)，通過國內(nèi)某專用仿真軟件進(jìn)行放大器的原理圖設(shè)計(jì)及版圖驗(yàn)證工作，無源器件版圖的EM仿真采用某三維電磁場(chǎng)軟件進(jìn)行，本文中芯片所用55 nm RF CMOS工藝共有8層金屬可供走線，上面兩層金屬較厚，方阻較小，比較適合用作低損耗的射頻走線[6-8]，射頻信號(hào)的傳輸采用共面波導(dǎo)及微帶線結(jié)構(gòu)，直流偏置電路采用了電阻線性分壓的方式提供，放大器電路電源電壓為2.5 V。通過合理的改進(jìn)傳統(tǒng)cascode電路拓?fù)洌?duì)輸入、輸出以及級(jí)間匹配網(wǎng)絡(luò)進(jìn)行深入優(yōu)化，最終達(dá)到了高增益、高功率、低功耗的設(shè)計(jì)指標(biāo)。電路仿真結(jié)果表明，上述結(jié)構(gòu)的功率放大器在工作頻率為27～32 GHz內(nèi)，小信號(hào)增益為21.5～22.5 dB，輸出1 dB壓縮點(diǎn)為12.5 dBm，最大飽和輸出功率為15.5 dBm，最大功率附加效率為22%，動(dòng)態(tài)工作電流為56 mA。達(dá)到了預(yù)期的設(shè)計(jì)目標(biāo)值。最終將其加工成芯片，實(shí)物照片如圖5所示，整個(gè)芯片面積為780 μm×710 μm。

2? 實(shí)驗(yàn)結(jié)果

本文采用了Cascade Microtech探針臺(tái)和矢量網(wǎng)絡(luò)分析儀組成的微波測(cè)試系統(tǒng)對(duì)放大器實(shí)物進(jìn)行裸芯片測(cè)試，最終的測(cè)試結(jié)果為：在工作頻帶27～32 GHz內(nèi)，電路小信號(hào)增益為19～20 dB，最大飽和輸出功率為15 dBm，最大功率附加效率為21.5%，輸入、輸出端口回波損耗均小于-15 dB。動(dòng)態(tài)工作電流測(cè)試結(jié)果為59 mA。芯片最終的測(cè)試曲線如圖8所示。

通過對(duì)功率放大器芯片的實(shí)測(cè)數(shù)據(jù)與電路仿真數(shù)據(jù)進(jìn)行比對(duì)分析，得出的結(jié)論是本文設(shè)計(jì)的功率放大器在小信號(hào)下增益的實(shí)測(cè)值與仿真值偏離2～3 dB，功率相差0.5 dB，實(shí)測(cè)效率比仿真效率低1～2個(gè)百分點(diǎn)，端口駐波良好。整體的測(cè)試數(shù)據(jù)與仿真數(shù)據(jù)相近，增益偏差略大，分析造成這一問題的主要原因可能是由于加工實(shí)物中的電感及射頻走線的損耗相比于仿真電路中電感及射頻走線的損耗較大所導(dǎo)致的。

3? 結(jié)? 論

本文針對(duì)無線通信對(duì)高集成度、低成本、高性能的功率放大器的應(yīng)用需求，成功研制了一款工作頻段為27～32 GHz的CMOS功率放大器，與傳統(tǒng)的CMOS功率放大器相比，實(shí)現(xiàn)了高增益、低功耗以及高功率的性能指標(biāo)。本文設(shè)計(jì)中采用了兩級(jí)各兩層堆疊的cascode結(jié)構(gòu)，前級(jí)引入了負(fù)反饋技術(shù)提高了放大器的帶內(nèi)平坦度，增強(qiáng)了電路穩(wěn)定性。電路的測(cè)試結(jié)果與仿真結(jié)果符合較好，反映出本文所使用的新型結(jié)構(gòu)及電路設(shè)計(jì)方法的正確性。該款硅基功率放大器對(duì)以后工作頻段為Ka頻段的電路設(shè)計(jì)起到了指導(dǎo)性的作用，為后期該頻段的硅基高頻、寬帶多功能芯片的集成開發(fā)奠定了基礎(chǔ)。本文設(shè)計(jì)的放大器在寬帶設(shè)計(jì)上仍有一定的提升空間，下一步的工作主要是將其頻段拓展到整個(gè)Ka頻段帶寬中，并在模型的仿真準(zhǔn)確度上做進(jìn)一步工作。

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作者簡介：甄建宇（1987—），男，漢族，河北張家口人，工程師，碩士研究生，研究方向：微波毫米波集成電路設(shè)計(jì)。