一種高效動態存儲方法

余金清 章偉 王帆

【摘要】? ? 在無線通信領域，處理器需要處理的數據量非常大，這給數據處理及相應的存儲帶來了很高的要求，特別是在基帶領域，數據量能達到幾十Gbps甚至更高，對存儲提岀了更髙的要求。本文描述一種新型數據存儲方式，能夠有效緩解片外數據存儲帶寬需求，同時進一步提升數據傳輸效率并降低設備功耗。

【關鍵詞】? ? 動態存儲? ? L3 Cache? ? 共享緩存

一、問題提出

隨著無線通信技術的發展，數據傳輸及處理的量越來越大。特別是在無線基帶領域，在接收端，接收機（或基站）接收的無線信號，經過處理后，變成軟比特數據，譯碼器（ Turbo、LDPC）需要軟比特數據譯碼成硬比特數據;這個數據量達到幾十Gbps甚至上百Gbps，這給數據存儲帶來了很高的要求。特別是在數據譯碼錯誤情況下，需要進行HARQ重傳然后再進行譯碼。在重傳數據完成前，需要對之前譯碼錯誤的數據先存起來，然后和新接收的重傳數據合并后再進行譯碼，譯碼完成后，再將硬比特數據回寫到存儲器中。如果譯碼不成功，需要再次重傳，然后將新的譯碼錯誤數據和重傳數據合并再譯碼。

如圖1所示，考慮設計性能最大化，我們需要提供大量片外存儲空間及帶寬來滿足一些極端場景，這就對硬件設計、成本、功耗提出了更高的要求。

二、解決思路

片內共享存儲區（ Share store：SST，以下簡稱SST），主要完成 modem數據的存儲以及 PHY CPU與 PS CPU交互數據存儲;其操作場景如下圖2所示。

SST實現的是類L3 Cache功能，可以通過軟件配置為 cache模式、RAM模式或者 cache和RAM同時支持的模式。在配置為 cache模式時， SST Cache實現與DDR內存空間的映射，modem硬件或者CPU軟件通過AXI總線直接訪問DDR內存空間，如果 cache hit，則 SST Cache完成DDR內存空間映射;否則cache miss，modem硬件或者CPU軟件直接訪問DDR若SST配置為RAM模式， modem硬件可以通過直連線接口或者AⅪ總線接口，軟件通過AXI總線接口訪問 SST RAM;RAM的地址空間由軟件分配， modem硬件或者軟件下發的地址為軟件配置的RAM空間時，則操作到 SST RAM中，否則操作指令 bypass到DDR中實踐情況。

三、實踐情況

3.1實踐框架

SST主要包括SST接口仲裁控制、 Cache控制管理以及存儲管理等功能，系統劃分如圖3所示。

下面分別介紹各個模塊和功能：

1. SST接口仲裁控制

將AXI總線送過來的操作進行接口適配處理，將AXI總線接口轉換成內部自定義讀寫請求接口，然后在送給仲裁處理模塊。通過AⅪ總線過來的操作模塊包括PHY、CPU、 PS CPU、DMA、EDCP以及 modem硬件等。

仲裁處理，選擇優先級較高的一個請求優先進行處理，優先級高低由軟件配置下發，支持通過 AXI ID和地址空間兩種優先級定義。

完成AⅪ端口仲裁處理后，完成不同子系統從AXI總線過來的讀寫處理操作的cache以及RAM操作模式判斷;cache和RAM操作模式通過訪問地址來判斷，并給出每個地址空間的屬性。

2. Cache控制管理 SST cache

SST cache完成 cache訪問操作，該操作不支持寫操作的 cache miss時，將現有 cache空間內的數據踢到DDR，并替換當前數據操作;支持讀操作的 cache miss時，將從DDR中讀出數據返回給源端請求的同時，將現有 cache優先級底的數據踢到DDR中。

如果判斷該筆訪問是需要 bypass到DDR，則直接將訪問通過AXI總線發給DDR。

3. RAM存儲管理 SST store

完成AXI總線過來的 cache、RAM訪問的到對應RAM顆粒的讀寫選通操作。

完成自定義總線過來的RAM訪問到對應RAM顆粒的讀寫選通操作。

3.2實踐思路

1. Cache組相連映射關系

Cache與物理地址的映射關系，采用組相連的映射關系。

其中，W定義 Cache Line大小;U為 Cache的組號（Set）;Ⅴ確定了 Cache有多少Way。

Cache的映射，就是S與Ⅴ之間的映射。

映射過程是，使用U查TAG表，得到多個Way的數據，每個Way內有S的值。

使用DDR地址的S數據，與TAG表內的多個way的S值比較，如果有相等的，就是命中，得到這個Way的I，作為V的值，組成 Cache的地址。

如果不命中，就涉及分配策略等。

2. 16Way的情況

SST的 Cache特性：

1） Cache為16Way，則V為4bit;

2） Cache Line為64Byte，W為6bit;

3）Cache Size為256 Kbyte，則U+V+W=18Bit，則U為8bit;

4）DDR物理地址空間為30bit，則S+U+W=30，S為16bit。

Cache的命中表，深度為256（使用U8bit為地址），寬度為16*16=256bit。命中檢測使用U作為索引，一次讀出256bit的數據，同時分析16個Way看是否包含有S的數值，如果有，則表示相同S的Way存貯該地址的數據。

四、效果評價

如圖4所示，通過設置不同的流量模型，并對比在不同的line大小以及way數量后進行行為級仿真建模可知，SST功能能夠有效減少數據對DDR的訪問，從而減少處理器功耗提升能效比性能。