一個圓柱形雙柵場效應晶體管的物理模型*

劉佳文 姚若河 劉玉榮 耿魁偉

(華南理工大學電子與信息學院, 廣州 510641)

1 引 言

目前, 金屬氧化物半導體場效應晶體管(metaloxide-semiconductor field-effect transistor, MOSFET)的尺寸從微米級進入納米級, 為了提高溝道的可控性, 通過在圍柵MOSFET器件引入內部控制柵形成的圓柱形雙柵(cylindrical surrounding double-gate, CSDG) MOSFET結構, 得到了廣泛的關注.與雙柵[1]、三柵[2]及圍柵MOSFET[3]器件相比, CSDG MOSFET提供了更好的柵控性能和輸出特性[4-9].

Fahad和Hussain[10]表明CSDG MOSFET能夠在產生更大的驅動電流同時擁有高的面積效率,并實現硅納米線場效應晶體管所需的低泄漏電流(18.5 nA)特性.Verma等[11]仿真對比了CSDG和圓柱形單柵(cylindrical surrounding gate, CSG)MOSFET的器件特性, 結果表明CSDG MOSFET比CSG MOSFET有更好的漏源電流、跨導等特性.Bairagya等[12]利用Pao-Sah二重積分方法建立了CSDG MOSFET器件的電流解析模型, 得出CSDG MOSFET比傳統的單柵MOSFET器件的反型層電荷濃度更高, 具有更好的柵控性能和更大的輸出電流.Maduagwu等[13]研究了器件的硅體厚度、柵氧化層厚度和溝道長度等對CSDG MOSFET的閾值電壓和亞閾值擺幅的影響, 表明閾值電壓隨溝道長度的減小而減小, 亞閾值擺幅隨硅體厚度、柵氧化層厚度的減小而減小, 隨溝道長度的減小而增大.

本文通過求解圓柱坐標系下的二維泊松方程,建立CSDG MOSFET的電勢模型, 并由Pao-Sah積分, 建立CSDG MOSFET的漏源電流模型, 進一步分析討論CSDG MOSFET器件的表面勢、表面電場、漏源電流、跨導和閾值電壓等特性.

2 物理模型

圖1為CSDG MOSFET沿溝道方向的剖面示意圖, 圖2為CSDG MOSFET圓形橫截面示意圖.當不考慮CSDG MOSFET的內柵時, 它實際上就是一個圍柵場效應晶體管.給外柵加上偏置電壓時, 沿著環繞柵的界面生成二維載流子剖面.從俯視圖來看, 外柵可以近似為4個有效柵, 產生4個不同的載流子剖面.這些載流子剖面相互作用,導致它們偏離Si/SiO2界面, 向硅體中心移動, 這種相互作用轉化為向MOSFET中心的可用載流子態密度的激增.因此, 給圍柵場效應晶體管增加內柵形成CSDG MOSFET后, 可以增加載流子剖面相互作用的影響, 使得態密度(以及載流子濃度)的峰值像拋物線一樣位于內外柵的中心, 這種現象稱為體積反型(volume inversion)[14,15].體積反型使低能帶相互作用, 從而提高它們的能級, 處于低能態的少數載流子能夠與表面電荷一起參與電流傳導.隨著晶體管厚度的減小, 由于與氧化物/界面陷阱電荷和表面粗糙度相關的散射減少, 載流子的遷移率增大, 使CSDG MOSFET的輸出驅動電流增強, 泄漏電流減小, 短溝道效應減弱.

圖1 CSDG MOSFET沿溝道方向的剖面示意圖Fig.1.Schematic view of CSDG MOSFET along the channel direction.

圖2 CSDG MOSFET圓形橫截面示意圖Fig.2.Circular cross-sectional view of CSDG MOSFET.

CSDG MOSFET有兩種不同的工作模式, 即分離反型和體積反型.在分離反型中, 形成了兩個導電溝道, 一個位于外柵氧化硅襯底的界面, 另一個位于內柵氧化硅襯底的界面.在體積反型中, 內外溝道融合到整個硅區.因此, 在這種工作模式下,載流子數量和遷移率都得到了提高, 器件性能也得到了顯著提升.

2.1 電勢模型

如圖3所示, CSDG MOSFET在圓柱坐標系下的二維泊松方程[16]為

圖3 圓柱坐標系下的CSDG MOSFETFig.3.CSDG MOSFET in cylindrical coordinates.

其中, q為電子電量, Na表示溝道摻雜濃度, εsi表示硅的介電常數, ψ (r,z) 為硅薄膜中的電勢分布.

由疊加原理, 將電勢 ψ (r,z) 分解為1個一維泊松方程的解 V1D(r) 和1個二維拉普拉斯方程的解U(r,z)之和[17]:

V1D(r)滿足一維泊松方程[18]:

U(r,z)滿足二維拉普拉斯方程[19]:

滿足一維泊松方程和二維拉普拉斯方程的解的邊界條件如下:

式中, R1表示內柵介質層與硅體接觸處半徑;R2表示外柵介質層與硅體接觸處半徑; ψs1(z) 表示內柵 表面勢; ψs2(z) 表示 外 柵表 面 勢; Vgs表示 柵源電壓; Vfb表示平帶電壓; Vbi表示內建電壓; Vds表示漏源電壓; L為溝道長度; Cox1和 Cox2為CSDG MOSFET內柵和外柵電容,

其 中, εox表示 柵 介質 層 介 電 常 數, tox表 示 柵 介 質層厚度.

根據邊界條件, 求解一維泊松方程和二維拉普拉斯方程, 可以得到 ψ (r,z) 的表達式為[13]

式 中, Csi=εsi/tsi; Cox是柵電 容; An和 Bn是 貝塞爾-傅里葉級數系數; λn是特征值, 滿足特征值方程:

其中, tsi為溝道厚度, J0表示零階貝塞爾函數,J1表示一階貝塞爾函數.

由于(13)式無窮級數求和中的高階項快速衰減, 因此CSDG MOSFET內柵和外柵表面勢的近似表達式(取n = 0)為[20]

特征值 λ0和系數 A0,B0分別為

CSDG MOSFET沿溝道以及沿半徑的電場表達式可以分別表示為

2.2 漏源電流模型

CSDG MOSFET源漏端的表面電勢分別為ψs(0) , ψs(L) , 硅體區域的反型電荷可以表示為

其中, i = 1, 2分別表示內柵和外柵.

根據Pao-Sah二重積分, 漏源電流可以表示為[21,22]

其中, μ 表示溝道載流子遷移率, k表示玻爾茲曼常數, T表示熱力學溫度.

3 模型仿真與分析

基于上面給出的器件模型, 對CSDG MOSFET特性進行了數值仿真分析, 具體采用的器件參數見表1.其中 ε0為真空柵介質, 3.9ε0為SiO2介質,7ε0為Si3N4介質, 1 2ε0為ZnO介質, 2 0ε0為HfO2介質.

表1 CSDG MOSFET器件參數值Table 1.Model parameters of CSDG MOSFET.

基于(15)式和(16)式的電勢模型, CSDG MOSFET在不同柵介質下的外柵表面勢沿溝道變化情況如圖4所示.由圖4可見, 表面勢沿溝道先減小后逐漸增大, 最小表面勢隨柵介質層介電常數的增加而降低, 這是因為柵電容增大后, 垂直電場增大, 柵極對溝道的控制增強, 使溝道表面勢下降.

圖4 表面勢沿溝道的分布Fig.4.Surface potential distribution along the channel.

圖5所示為CSDG MOSFET在不同SiO2柵介質厚度下外柵表面勢沿溝道變化曲線, 可以看出, 隨著SiO2氧化層變薄, 柵極對溝道的控制增強, 垂直電場增大, 使最小表面勢下降.CSDG MOS FET在不同溝道長度下的表面勢沿溝道變化情況如圖6所示, 其中溝道長度為30和50 nm時的電勢分布情況與文獻[23]的結果基本一致.隨著溝道長度的減小, 最小表面勢上升, 這是因為溝道長度減小后電荷控制的線性區域減小, 使電勢向源區偏移, 從而影響了溝道中心的最小表面勢[24].

圖5 不同氧化層厚度下表面勢分布Fig.5.Surface potential distribution with different oxide thickness.

圖6 不同溝道長度下表面勢的分布Fig.6.Surface potential distribution with different channel length.

CSDG MOSFET在不同柵介質下的電場沿溝道的變化情況如圖7所示.隨著柵介質層介電常數增大, CSDG MOSFET在源漏端的電場逐漸增大,這是因為柵介電常數的提高使柵電容增大后, 柵極對溝道的控制增強, 源漏端的電場逐漸增大.

圖7 不同柵介質下外柵表面電場沿溝道的分布Fig.7.Electric field distribution along the channel at the outer surface of CSDG MOSFET with different gate dielectric.

在漏源電壓固定時, SiO2介質下CSDG MOS FET在不同柵源電壓下的電勢和電場沿半徑變化情況如圖8和圖9所示, 隨著柵源電壓增大, 電勢逐漸增大且變得更平緩, 電場減小.

圖8 不同柵電壓下電勢沿半徑的分布Fig.8.Electric potential distribution along the radius with different gate voltage.

圖9 不同柵電壓下電場沿半徑的分布Fig.9.Electric field distribution along the radius with different gate voltage.

CSDG MOSFET在不同柵介質下的電場沿半徑變化情況如圖10所示, 真空柵介質時CSDG MOSFET的電場較低, 隨著柵介質層介電常數的增大, 柵極對溝道的控制增強, 沿半徑的電場也逐漸增大.

圖10 不同柵介質下電場沿半徑的分布Fig.10.Electric field distribution along the radius with different gate dielectric.

圖11是CSDG MOSFET在不同柵介質下的漏源電流隨柵源電壓變化曲線, 插圖為不同柵介質下的閾值電壓對比.由圖中 Ids— Vgs變化關系可知,當 Vgs達到一定值后, 電流開始迅速增加, 說明CSDG MOSFET的柵控性能得到了較大程度的提高.若以漏源電流2.0 × 10—7A時的柵源電壓作為閾值電壓[25], 由圖11可見, 隨著柵介質常數的增大, 柵控性能變好, 溝道反型電荷密度增大, 漏源電流增加, 閾值電壓逐漸減小.

圖11 不同柵介質下 I ds - V gs 曲線Fig.11.Curves of I ds versus V ds with different gate dielectric.

圖12 是CSDG MOSFET在不同SiO2柵介質厚度下的跨導隨柵源電壓變化曲線.跨導隨柵介質厚度的增大而減小, 這是因為柵介質厚度增大后柵電容減小, 垂直電場減小, 柵極對溝道的控制減弱, 使CSDG MOSFET的漏源電流減小, 跨導減小.

圖12 不同SiO2柵介質厚度下的跨導Fig.12.Transconductance with different SiO2 dielectric thickness.

為了對基于(23)式的漏源電流模型的仿真結果與TCAD的仿真結果進行比較, 用文獻[26]中給出的器件尺寸和材料參數進行仿真, 結果見圖13,模型仿真得到的 Ids- Vds特性與TCAD的結果[26]基本一致.

圖13 本文模型仿真得到的 I ds - V ds 曲線與TCAD結果比較Fig.13.Curve of I ds versus V ds between the model in this paper and the TCAD result.

為了探討10 nm下CSDG MOSFET的特性,進一步根據上述的仿真結果, 按比例縮小CSDG MOSFET, 具體參數見表2.圖14和15分別是根據表2參數仿真得到的CSDG MOSFET輸出特性和跨導特性.在柵長為3, 5, 7, 10 nm下, CSDG MOSFET的漏源電流和跨導隨柵長的減小而減小, 這是由于隨著柵長、半徑的等比例減小, 溝道最小表面勢上升, 反型電荷密度減小, CSDG MOSFET的漏源電流減小; 柵極對溝道的控制減弱, 導致跨導減小.

表2 不同柵長的CSDG MOSFET器件參數值Table 2.Model parameters of CSDG MOSFET with different gate length.

圖14 不同柵長下的輸出特性Fig.14.Curves of I ds versus V ds with different gate length.

圖15 不同柵長下的跨導Fig.15.Transconductance with different gate length.

4 結 論

本文通過求解圓柱坐標系下的二維泊松方程,得到了CSDG MOSFET的電勢模型, 通過對反型電荷沿溝道積分, 得到漏源電流模型, 分析討論CSDG MOSFET器件的特性.結果表明: 相同Vds下CSDG MOSFET的最小表面勢隨柵介質常數增大而減小, 隨溝道長度減小而增大, 隨柵介質厚度減小而減小; CSDG MOSFET沿溝道與沿半徑方向的電場、漏源電流隨柵介質常數的增大而增大; CSDG MOSFET沿半徑方向的電勢隨柵源電壓的增大而增大; CSDG MOSFET的閾值電壓隨柵介質常數的增大而減小; CSDG MOSFET的跨導隨柵介質厚度的增大而減小.隨著器件參數的等比例縮小, 溝道反型電荷密度減小, 其漏源電流和跨導也減小.