基于FPGA的脈沖信號濾波算法的研究

李兵強 余尚志 聞一鳴 劉光明

(蘇州長風航空電子有限公司,江蘇蘇州 215151)

由于目前航空電子技術的更新迭代，對飛機座艙顯示系統的人機交互性能提出了更高的要求[1]。

發動機參數顯示與采集系統主要用于實時采集發動機實時工作中的多種系統參數，主要包括發動機傳感器信號，如發動機轉速、負荷等信號。采集的頻率量脈沖信號極易受到干擾，因此提出了一種基于FPGA的二階低通濾波器算法設計方案，該方案分析了引入干擾的信號類型和特點，設計了一個濾波算法模塊，該模塊包括一個5種狀態的狀態機，通過仿真測試驗證等，結果顯示，該脈沖信號濾波模塊有效，滿足了產品的使用要求[2]。

1 發參采集系統硬件結構及工作原理

典型的發參采集系統硬件原理框圖如圖1所示。

圖1 典型的發參采集系統硬件原理框圖Fig.1 Hardware principle block diagram of typical engine parameter acquisition system

它主要由FPGA模塊、模擬量采集模塊、頻率量處理模塊、開關量處理模塊、液晶顯示模塊等組成。FPGA實現所有信號的采集和處理，并產生相應的字符信號送到液晶顯示模塊顯示，最后完成與飛行員的人機交互[3]。

本文由于篇幅有限，并且實際應用過程中，僅有轉速傳感器和流量傳感器等頻率量信號極易引入干擾[4]，因此僅對此兩類信號的處理進行詳細的設計說明和仿真測試。

2 頻率信號濾波設計

2.1 高頻脈沖擾動信號特性分析

通過實驗可測得轉速等傳感器采集輸出的高頻脈沖擾動信號的寬度大致都保持在4μs～12μs之間，其中包括高電平高頻脈沖擾動與低電平高頻脈沖擾動兩種擾動信號。如圖2所示。由于需采集頻率信號的頻率最大值是2400Hz，依此進行設計時系統采集的最大頻率約為2500Hz，進一步推算出最窄有效電平信號寬度是0.2ms。綜上所述高頻脈沖擾動信號寬度遠小于有效電平寬度。在原有的50MHz工作時鐘進行分頻后可以生成10MHz時鐘來用于濾波模塊的實際工作時鐘。充分考慮采集信號的有效性和準確性，設定有效電平持續時間小于25μs的信號是擾動信號[5-6]。

圖2 兩種形式高頻脈沖擾動信號Fig.2 Two types of high frequency pulse jamming signals

2.2 濾波相關參數設定

選取的兩種頻率量信號通過信號調理電路，然后經過濾波處理后，將最終處理完的信號傳遞到處理器的數據采集接口進行采集。Quartus II軟件中的濾波功能實現如圖3所示。

圖3 濾波功能模塊元件Fig.3 Filter function module components

2.3 濾波模塊工作原理

2.3.1 信號同步處理

頻率信號作為濾波模塊的輸入，其信號特性正常情況下應該是維持高電平或者低電平，但在一定情況下無法保證信號具有穩定的特性，可能存在高低電平時而跳變的情況，這種情況下稱信號的狀態是亞穩態。

如果考慮完全規避信號亞穩態是無法實現的，因此一般考慮盡量減小信號采集時亞穩態出現的幾率。本文采取選用2級觸發器來實現。

2.3.2 信號輸出

如果高電平采集信號被判定有效，那么信號經過濾波功能后輸出高電平。如果高電平采集信號被判定無效的擾動信號，那么信號經過濾波功能后不輸出，信號不會被處理，默認維持之前的電平狀態。低電平狀態下同理。

2.4 狀態機功能實現

濾波功能的實現需要依靠有限狀態機，5個狀態切換方式如圖4所示。

圖4 濾波功能模狀態跳轉圖Fig.4 Filter function module state switching diagram

采集的頻率量信號in進入濾波器，最開始經過原有輸入(A)采集輸入的頻率量，且當前信號的被認為A狀態，如果信號為高且有效，in_H=1，如果信號是低且有效，in_l=0。再通過邊沿捕獲(B)后，信號的狀態會被認定為B，如果信號是高且有效，同時上一狀態是原有輸入(A)時，則in_L=1，這種情況下被判定為捕獲到了上升沿，進一步置于計數累加(C)。如果信號是低且有效，同時上一狀態是原有輸入(A)時，in_H=1，這種情況下被判定為捕獲到了下降沿，進一步置于計數累加(C)。如果都不是這兩種狀態，就會被判定為信號采集端不存在，切換到原有輸入(A)。

切換到計數累加(C)后，對采集頻率量開始計數累加，如果采集的頻率量在80μs內均保持統一狀態，則判定采集的頻率量是有效，進一步切換到最終輸出 (D)。實現將頻率量的進一步傳遞，最終再切換到參數復位(E)，完成全部參數的復位清零后切換到原有輸入(A)。如果采集的頻率量在80μs內沒有保持統一狀態，則判定為擾動信號，會立刻切換到參數復位(E)，全部參數清零后進一步切換到原有輸入(A)。

2.5 仿真驗證

in1是周期為380μs的方波頻率量，設定激勵條件時，在55μs～65μs范圍內增加高電平擾動脈沖、在285μs～290μs范圍內增加低電平擾動脈沖、在865μs～872μs范圍內增加高電平擾動脈沖、在1085μs～1098μs范圍內增加低電平擾動脈沖、在1295μs～1306μs范圍內增加高電平擾動脈沖。

in2是周期為195μs的方波頻率量，設定激勵條件時，在235μs～242μs范圍內增加到低電平擾動脈沖、在728 μs～736μs范圍內增加高電平擾動脈沖、在1232μs～1239μs范圍內增加高電平擾動脈沖。

仿真驗證情況如圖5所示，從圖中波形可知，本文提出的頻率量濾波方式，能夠較好的剔除信號持續時間在2 0 μs范圍內的高頻脈沖擾動信號，能夠有效提高采集信號的可靠性和準確性。

圖5 頻率量濾波模塊仿真Fig.5 Simulation of frequency filtering module

3 結論

本文根據發動機參數顯示與采集系統中頻率量的脈沖信號極易受到干擾的現象，提出了一種基于FPGA的二階低通濾波器算法設計方案，該方案分析了引入的擾動信號特性，完成了濾波功能設計，包括一個5種狀態的狀態機，通過仿真測試驗證等，結果顯示，該高頻脈沖擾動信號濾波功能有效，滿足了產品的使用要求。作為一種FPGA濾波算法實現的典型設計，本設計可以不作任何改動即可應用于其他需要濾波處理的設計開發應用中，充分體現了該設計在后續開發中重復應用的優勢。