卷積編碼及Viterbi 譯碼的低時(shí)延FPGA 設(shè)計(jì)實(shí)現(xiàn)

張 健，吳倩文，高澤峰，周志剛

（杭州電子科技大學(xué) 電子信息學(xué)院，浙江 杭州 310018）

0 引言

近年來，5G 移動(dòng)通信技術(shù)的發(fā)展受到人們的廣泛關(guān)注，高速率、高可靠、低時(shí)延的高能效通信成為毫米波通信中的重要因素[1-2]。毫米波頻譜寬、頻點(diǎn)高的特點(diǎn)對(duì)頻譜資源緊張的通信系統(tǒng)具有極大的吸引力，并且毫米波頻點(diǎn)很高，使得其傳輸誤碼率可以達(dá)到光纖的誤碼率量級(jí)，能夠保證傳輸?shù)目煽啃訹3-4]。然而毫米波對(duì)環(huán)境衰落敏感，傳輸損耗高使得遠(yuǎn)距離通信受到限制，為克服這些弱點(diǎn)，高效的信道估計(jì)算法成為了關(guān)鍵技術(shù)之一，除此之外，常采用信道編碼技術(shù)來解決接收端出現(xiàn)誤碼元的情況[5]。常用的信道編碼有卷積碼、RS 碼、Turbo碼、交織和偽隨機(jī)序列擾碼等[6-7]。不同類型的糾錯(cuò)碼之間有著一定的關(guān)聯(lián)性，如為了克服突發(fā)性碼元的錯(cuò)誤，往往采用卷積碼和RS 碼相結(jié)合的方式來提高通信系統(tǒng)的穩(wěn)定性[8]。卷積碼以其較低的編碼復(fù)雜度及接近香農(nóng)限的優(yōu)秀性能，廣泛地應(yīng)用于衛(wèi)星通信、無線通信等多種通信系統(tǒng)中[9-10]。Viterbi 譯碼算法，又被稱為最大后驗(yàn)概率方法，是卷積編碼最佳的譯碼算法[11]。卷積編碼和Viterbi 譯碼是廣泛使用的信道編碼技術(shù)，具有一定的克服突發(fā)錯(cuò)誤的能力，可以減少信道引入的誤碼，帶來較高的編碼增益，實(shí)現(xiàn)數(shù)據(jù)的高可靠性傳輸[12-13]。

在實(shí)際通信系統(tǒng)中一般會(huì)根據(jù)不同的信道特性而采用不同碼率的糾錯(cuò)碼來進(jìn)行信道編碼，以達(dá)到傳輸效率和傳輸可靠性之間的平衡[14-15]。根據(jù)所需傳輸速率，本文選擇了1/2 碼率的（2，1，7）卷積碼進(jìn)行編解碼，在選擇最小路徑中采用流水線形式的32 路比較器并行運(yùn)行，減少了延時(shí)時(shí)間，提高了譯碼速度。

1 毫米波信道編譯碼

圖1 是毫米波通信系統(tǒng)的編譯碼實(shí)現(xiàn)框圖。在發(fā)送端，隨機(jī)序列數(shù)據(jù)源u 經(jīng)過卷積編碼及BPSK 調(diào)制后輸出s（t），s（t）經(jīng)過模擬的毫米波通信信道后變?yōu)閞（t），在接收端，r（t）經(jīng)解調(diào)后由譯碼器接收，u^即為實(shí)際的接收數(shù)據(jù)，并進(jìn)行誤碼率的統(tǒng)計(jì)分析。

圖1 毫米波通信中的編譯碼實(shí)現(xiàn)框圖

典型的（n，k，m）卷積編碼器是指將k 個(gè)信息比特編碼成n 個(gè)比特，其中約束長度為m，編碼速率為k/n。本設(shè)計(jì)選用的（2，1，7）卷積編碼器，其生成多項(xiàng)式為g0=1338和g1=1718，碼率為1/2。如圖2 所示，每1 比特?cái)?shù)據(jù)經(jīng)過6 個(gè)移位寄存器和模二加法器后生成并行的數(shù)據(jù)，再經(jīng)過并串轉(zhuǎn)換進(jìn)入QPSK 調(diào)制、信道、QPSK 解調(diào)及串并轉(zhuǎn)換進(jìn)入譯碼器。

圖2 （2，1，7）卷積編碼模塊圖

2 卷積碼低時(shí)延譯碼設(shè)計(jì)

本設(shè)計(jì)中選定譯碼器的譯碼深度L=36，譯碼器存儲(chǔ)器的最小容量應(yīng)該滿足64×L 個(gè)路徑節(jié)點(diǎn)及其路徑的長度。譯碼器的設(shè)計(jì)包括漢明距離計(jì)算模塊、ACS 加比選模塊、路徑存儲(chǔ)模塊、最小值選擇模塊、路徑回溯模塊及控制模塊等。

譯碼器設(shè)計(jì)的關(guān)鍵在于如何選擇概率最大的路徑，這里定義路徑長度為-lnP（X，Z），其中X 為與該路徑所對(duì)應(yīng)的狀態(tài)序列，Z 為所接收的序列，最終是要尋找P（X，Z）的最大化后驗(yàn)概率。所謂“后驗(yàn)”，是指根據(jù)接收到的編碼數(shù)據(jù)，推測出各個(gè)移位寄存器所對(duì)應(yīng)的狀態(tài)，找出所有路徑中最有可能的一條[16]。根據(jù)定義，等價(jià)于求-lnP（X，Z）的最小路徑，公式如下：

定義路徑分支長度為λ（ξk），表達(dá)式為：

其中ξk是Xk到Xk+1狀態(tài)的轉(zhuǎn)換，總體的路徑長度表達(dá)式如下：

因此任意時(shí)刻的各分支路徑和的最小路徑就是當(dāng)前時(shí)刻的最短路徑，又稱幸存路徑。

漢明距離計(jì)算主要負(fù)責(zé)計(jì)算編碼后的狀態(tài)與當(dāng)前編碼器狀態(tài)下可能的編碼之間的漢明距離值。為簡化設(shè)計(jì)，直接求出輸入數(shù)據(jù)與4 個(gè)固定編碼狀態(tài)（00，01，10，11）之間的距離，如圖3 所示。

圖3 漢明距離計(jì)算模塊

ACS 模塊用來計(jì)算當(dāng)前狀態(tài)的分支路徑距離和前一時(shí)刻的累計(jì)距離累加，比較、選擇并保存為新的累計(jì)距離，并將新的累計(jì)距離存儲(chǔ)在RAM 里，為回溯模塊做準(zhǔn)備。圖4所示是一個(gè)ACS 模塊的蝶形運(yùn)算，采用全并行的算法需要64 個(gè)ACS模塊，即在一個(gè)時(shí)鐘周期內(nèi)完成所有狀態(tài)的分支路徑距離的更新迭代，其中為防止累計(jì)距離溢出，把每個(gè)狀態(tài)的累計(jì)距離右移一位。

圖4 ACS 加-比-選模塊

路徑存儲(chǔ)用來存放幸存路徑值，此模塊采用乒乓操作，這種方式提高了譯碼器的譯碼效率。具體原理如圖5所示，通過控制信號(hào)來控制三塊RAM 的輪流工作，在譯碼開始，回溯還未開始之前，先向一塊RAM 中寫入數(shù)據(jù)，存儲(chǔ)幸存路徑；當(dāng)回溯開始之后，需要從另一塊RAM中讀取路徑信息，由于不能同時(shí)輪流使用兩塊RAM，需要第三塊RAM 提供新的寫操作，用計(jì)數(shù)器控制三塊RAM的工作過程。

圖5 路徑存儲(chǔ)模塊

最小值選擇根據(jù)ACS 模塊得到64 條累計(jì)距離來確定到達(dá)譯碼深度時(shí)的最小路徑值和最后一個(gè)狀態(tài)。如圖6所示，本設(shè)計(jì)中選用32 路比較器并行運(yùn)行，64 條路徑兩兩進(jìn)行比較，只需要6 個(gè)時(shí)鐘周期就能完成比較，相比802.11a 標(biāo)準(zhǔn)中規(guī)定的路徑比較降低了17 個(gè)時(shí)鐘周期的時(shí)延。按照一定的順序選擇較小累計(jì)距離，每次選擇的結(jié)果決定著最后的狀態(tài)。

圖6 最小值選擇模塊

路徑回溯是由最小路徑的最后一個(gè)狀態(tài)值和存儲(chǔ)的幸存路徑值來確定回溯點(diǎn)的。如圖7 所示，到達(dá)K+1時(shí)刻的狀態(tài)只有兩種，狀態(tài)的不同只有最低位不同，最低位代表著K-5 時(shí)刻輸入編碼器的值，K+1 時(shí)刻的最高位代表該時(shí)刻進(jìn)入編碼器的值，也是幸存值。兩條路徑中較小的一條存為幸存路徑值，所以可將最后態(tài)的低五位作為高位，幸存值作為最低位，形成選擇最后狀態(tài)的判決條件，然后進(jìn)行回溯。利用回溯計(jì)數(shù)器計(jì)時(shí)，直到到達(dá)譯碼深度，回溯完畢，即可找到完整的路徑信息，再經(jīng)過反序就是譯碼結(jié)果。

圖7 路徑回溯說明圖

3 實(shí)現(xiàn)驗(yàn)證

從圖8 可以看出，輸入一定的比特序列進(jìn)入編碼器，編碼后翻轉(zhuǎn)其中的幾個(gè)碼元，形成誤碼送入到譯碼器，測試結(jié)果表明，譯碼器實(shí)現(xiàn)了預(yù)期的糾錯(cuò)功能。

圖8 編譯碼仿真圖

對(duì)于碼率一定的卷積碼，其約束長度一般為3～9。從圖9 中可以看出，當(dāng)信噪比大于約2 dB 時(shí)，編碼后的性能比未編碼性能要好，信噪比大于3 dB 左右時(shí)，隨著約束長度一定的增加，系統(tǒng)的誤碼率明顯降低。

圖9 卷積編譯碼的誤碼率仿真圖

Vivado 布局布線后的仿真結(jié)果如圖10 所示，其中clk 為125.6 MHz 的工作時(shí)鐘，data_in 為輸入的偽隨機(jī)二進(jìn)制序列，i_en 為數(shù)據(jù)有效信號(hào)，encode 為編碼后的數(shù)據(jù)，state 為每次到達(dá)譯碼深度后的最后一個(gè)狀態(tài)，viterbi_o 為譯碼后的數(shù)據(jù)。由圖中的輸入數(shù)據(jù)與譯碼數(shù)據(jù)對(duì)比，顯示編譯碼后的數(shù)據(jù)是一致的，仿真結(jié)果證明該譯碼模塊可行。另外，該設(shè)計(jì)中的譯碼器的數(shù)據(jù)傳輸速率可達(dá)到1 256 Mb/s，想要獲得更高的數(shù)據(jù)傳輸速率可以選擇更多的數(shù)據(jù)位寬進(jìn)行多路并行輸入，這樣數(shù)據(jù)傳輸速率可以成倍地提高。對(duì)于時(shí)延，該譯碼器利用更多的選擇器進(jìn)行比較，大大減少了時(shí)延，經(jīng)計(jì)算譯碼輸出總共延遲約708 ns 的時(shí)延。

圖10 Viterbi 譯碼器仿真結(jié)果

4 結(jié)論

本設(shè)計(jì)利用毫米波通信系統(tǒng)來實(shí)現(xiàn)數(shù)據(jù)的短距離保密通信，完成全并行處理的（2，1，7）卷積編譯器，該編譯碼器性能優(yōu)異，在一定程度上加強(qiáng)了毫米波通信的抗干擾能力。另外，通信系統(tǒng)中利用system generator 平臺(tái)實(shí)現(xiàn)對(duì)各個(gè)模塊的功能及性能的仿真測試。后來經(jīng)Xilinx 公司的Vivado2019.1 平臺(tái)進(jìn)行綜合驗(yàn)證，反復(fù)實(shí)驗(yàn)表明，該卷積碼具有前向糾錯(cuò)能力強(qiáng)、編譯碼速度快、時(shí)延較小等特點(diǎn)，其譯碼速度達(dá)到了預(yù)期設(shè)計(jì)目標(biāo)。