基于HVCMOS 工藝的H 橋驅動電路版圖設計

李 芳，焦繼業，馬彩彩

（西安郵電大學 電子工程學院，陜西 西安 710121）

0 引言

CMOS 工藝具有低功耗、速度快、抗干擾能力強、高集成度、制程簡單、成本低等優點，已成為低壓模擬和數?；旌霞呻娐返闹髁鞴に嚰夹g[1]。為滿足高壓驅動應用領域的設計需求，在低壓LVCMOS 工藝基礎上發展出高壓HVCMOS 工藝。其相比高壓BCD（Bipolar-CMOSDMOS）工藝，可省去外加生長外延、埋層，且不必考慮不同型器件的兼容與工藝光刻版重復利用[2-4]。HVCMOS工藝的出現為低成本的H 橋驅動設計提供一條可行的技術途徑。

在驅動應用設計中，器件導通高阻直接影響轉換效率與驅動能力。因此，通常要求器件源漏導通內阻在毫歐級。實際上，器件源漏導通內阻既包括器件自身導通內阻，也有物理版圖設計引入的寄生電阻（不同的封裝形式也會造成不同的引線電阻）。H 橋的強驅動性能依賴于優良的后端物理版圖設計。

物理版圖是電路設計與制造的橋梁，影響設計性能與集成度[5]。本文從物理版圖角度對H 橋驅動進行了優化設計，旨在滿足H 橋驅動的高性價比應用需求。

1 H 橋驅動電路設計

1.1 H 橋基本構成

H 橋驅動電路結構形如字母“H”。根據器件源極電位不同可分為低端驅動和高端驅動。低端驅動器件源極接地，通常用NMOS 器件實現。當高端也采用NMOS 器件時，其源極為H 橋輸出。為保證器件的導通狀態，需采取額外的電荷泵、自舉技術提高柵極電壓[6]。但在高端采用PMOS 器件時，其源極電位為電源電壓，柵極有低電壓控制信號即可導通。為實現H 橋驅動設計的低復雜度，本文選擇P-N 型H 橋結構[7]，如圖1 所示。

圖1 P-NMOS H 橋結構

1.2 器件尺寸及導通RON

根據持續驅動電流@ 導通內阻（1 A@500 mΩ）設計指標，結合器件特征尺寸L，采用式（1）的典型方法確定器件尺寸[8]。

器件導通內阻RON與柵源控制電壓VGS成負相關、工作溫度T 成正相關。在電路設計階段需要分析器件導通內阻RON極大情況。在低柵源信號VGS@ 高工作溫度T條件（5 V@80℃）下模擬輸出電流與導通內阻，最終確定H 橋器件尺寸及相應導通內阻RON如表1 所示。

表1 器件物理尺寸及導通內阻RON

2 H 橋驅動版圖設計方案

為實現H 橋安培級驅動能力，橋臂器件形狀設計特殊（大的W/L）。物理實現時將大尺寸器件拆分為多個小尺寸并聯的插指結構[9]，并在單插指器件寬度WF小于100 μm（WF=80 μm）條件下研究不同的源漏極互連線。

H 橋由完全相同的兩半橋電路組成（I1/I2，I3/I4），因此可簡化為對單側如I1/I2 組成的半橋進行分析。以下為對不同源漏極互連線結構圖示的兩點說明：

（1）所選工藝金屬層為4 層M1-M4。為減小物理面積，互連線集中于器件陣列有源區。金屬M1 僅通過接觸孔作為各器件源漏極有源區連接，不作為并聯器件陣列間互連線。圖示主要展現并聯器件陣列互連線M2-M4。

（2）除去金屬互連線，金屬層間的接觸孔也伴有寄生電阻。相鄰兩層金屬層間的并聯接觸孔能夠有效降低寄生電阻[10]。為便于直觀分析，不同設計方案僅圖示部分插指器件及其上分布的部分層間接觸孔。

從形狀和相對位置對互連線設計結構進行劃分，如表2 所示。常規矩形互連結構簡單便于修改。考慮到實際電流在流動過程發生變化，設計梯形互連結構有利于消除互連線襯偏。根據器件自有連線M1 與底層互連M2 相對位置的差異分為重疊與垂直結構。圖2～圖6 為不同互連線設計簡化圖示。

表2 源漏極互連線的組合設計方案

圖2 金屬圖層M2-M4

圖3 半橋I1/I2 互連線設計方案A

圖4 半橋I1/I2 互連線設計方案B

圖5 半橋I1/I2 互連線設計方案C

圖6 半橋I1/I2 互連線設計方案D

3 H 橋導通內阻驗證

3.1 H 橋導通內阻評估

在物理設計中金屬互連線均會引入寄生電阻[11]。通過構建簡單、快速有效的方法對物理設計做出評估可提高設計效率。

寄生評估過程可采取分層分段步驟：先分離多層互連線以判斷層間連接關系；其次確定單層寄生電阻；最后依據層間連接關系將各單層的寄生電阻進行串并聯。因此，單層寄生電阻的精確評估很關鍵。

類矩形狀的互連線形如設計A、B，其形狀規整，有效長寬特征明顯。但在實際設計中，綜合物理因素限制，互連線會有非規整形狀，如設計C、D 互連線為梯形。相關文獻對此類非常規互連線有效長寬比進行了研究[12]。確定電流流向后的兩種互連線結構有效長寬比如圖7 所示。

圖7 金屬互連線的有效長寬比

在同種設計方案中高低端驅動I1/I2 布線（插指陣列右為I1，左為I2）相同。評估不同設計方案產生的源漏極導通電阻差異可簡化為對半橋高端驅動I1 或低端驅動I2進行分析。互連線結構層間接觸孔數目都是最大化，對器件實際導通電阻影響甚微，不會造成互連線設計之間的明顯差異。為簡化模型，在評估計算中忽略。

低端驅動I2（HVNMOS）插指陣列源漏導通內阻模型建立的具體內容：由器件導通內阻RON和各單層互連線寄生電阻構建樹狀電阻網絡。圖8 為互連線結構等效電阻網絡。在不同設計方案中，源漏互連線M4各占器件陣列的一半面積，整體上是大塊的金屬。源漏極互連線M2-M3 會覆蓋于整個器件陣列。為保證陣列器件互連線一致性以方便分析，電阻網絡模型不包含互連線M4 寄生電阻。對于矩形互連線設計A、B中，源漏極高層互連線分別為兩條并聯，在相應的電阻網絡中標注此部分橫向電阻為Rnd/2、Rns/2，而且各小段寄生電阻為定量。對于梯形狀設計C、D，金屬互連線的各小段寄生電阻為變量。

基于互連線插指陣列的高度對稱性和重復模式對相應的等效電阻網絡簡化分析。在圖8 中，HVNMOS 每一種互連線樹狀電阻網絡均可以等效為四插指結構單位組（虛線框所示）的若干等效電阻并聯。結合各金屬互連層方塊阻值Rsq（0.09 Ω）及互連線有效長寬（L/W），就可確定互連線源漏極寄生電阻Rns和Rnd，結果如表3 和表4 所示。

表3 HVNMOS 四插指漏極互連線結構的RD

表4 HVNMOS 四插指源極互連線結構的RS

圖8 HVNMOS 源漏極互連線設計等效電阻網絡

前仿真低端HVNMOS（W/L=6 400/1）在VGS@IDS（5 V@1 A）導通內阻RON為142 mΩ，故單插指器件（WF/L=80/1）在5 V@12.5 mA 的導通內阻RON為11.36 Ω。將單插指器件的導通內阻和不同互連線寄生電阻代入等效電阻網絡模型，采用串并聯、三角形-星形電阻等效轉化技術可計算器件實際導通內阻。

3.2 H 橋導通內阻仿真

為驗證評估方案的正確性，對四種設計方案進行具體設計，如圖9～圖12 所示，并保持與電路設計相同仿真條件VGS@IDS（5 V@1 A）進行帶寄生參數仿真。表5 為理論評估計算與仿真對四種設計方案導通內阻差異性判斷。兩種方法結論一致，金屬M2 與M1 垂直、頂層金屬M3 梯形狀的互連結構能夠提高互連線沿電流流向的有效長寬比，降低寄生電阻。

圖9 半橋I1/I2 互連線設計方案A

圖10 半橋I1/I2 互連線設計方案B

圖11 半橋I1/I2 互連線設計方案C

圖12 半橋I1/I2 互連線設計方案D

表5 不同互連線設計結構的RON

在表6 中列舉了器件并聯陣列互連線RON評估方法對比。本文建立的樹狀電阻評估方法雖與相關文獻采取的有限元FEM 法相比誤差率存在一定的差距，但可實現在設計前期對不同互連線結構進行差異性分析，不必依賴設計完成的后仿真優化?；陔娏髁飨驅Σ煌螤罨ミB線有效長寬比的識別提高了評估方法的合理性，而且對設計方案優差性判斷與仿真結論一致，說明了評估方法的可行性。

表6 器件并聯陣列互連線RON 評估方法對比

3.3 H 橋導通內阻測試

為提高集成度、增強通用性，將H 橋驅動及其柵極控制邏輯電路集成于SoC 系統。根據設計前期對不同互連線設計評估和仿真結果，將較優設計B、D 集成于SoC系統進行COB 封裝流片測試驗證。圖13 為集成有設計B、D 相應的SEM 圖。

圖13 互連線設計

H 橋的導通內阻為毫歐級，對于測試方法中引入寄生電阻誤差異常敏感[16]。本文在測試方法選取直接歐姆測量。直接測量導通器件源漏極電壓，結合回路中電流即可得到器件導通內阻。為保證測量結果的準確性，對每個器件導通內阻進行多次測量取平均，測試條件保持與仿真條件一致。圖14 為上橋臂HVPMOS 的測試方法，對于HVNMOS 方法類似。最終完成實測結果如表7 所示。

圖14 HVPMOS 導通內阻測試原理

表7 集成于SoC 芯片的H 橋導通內阻測試結果

測試結果與設計前期的評估、仿真結論一致，互連線設計D 相比設計B 產生更小的寄生電阻，H 橋的驅動性能更強。但在相同的設計中，測試、仿真與預期指標存在差距。差距主要來源于芯片的焊盤接口和測試引腳之間的引線寄生電阻。后續可以選擇集成封裝進行進一步驗證。

4 結論

本文基于制程簡單、靈活易兼容的HVCMOS 工藝，實現H 橋驅動優化設計。通過優化器件并聯陣列源漏極互連線，降低非理想寄生電阻，提高H 橋驅動性能。同時，建立的互連線評估模型可在設計前對物理版圖設計方案進行優差性分析，不必依賴設計后仿真，從而提高設計效率，保證物理版圖的高效高質完成。

值得注意的是，物理寄生參量既取決于互連線設計結構，也與工藝金屬層方塊電阻條件相關。本文在特定工藝下研究了不同互連線設計結構?；谄渌に嚄l件下互連結構的寄生結論可能存在差異，但本文的研究方法仍具有一定參考價值。