集成電路自適應(yīng)測(cè)試技術(shù)綜述

安慶師范大學(xué)計(jì)算機(jī)與信息學(xué)院 華 銘

通過對(duì)測(cè)試向量重排序來提高測(cè)試效率，降低測(cè)試成本是集成電路測(cè)試領(lǐng)域的熱點(diǎn)之一。本文綜述了自適應(yīng)測(cè)試技術(shù)，分析了每一種技術(shù)的優(yōu)缺點(diǎn)，指出了該技術(shù)的發(fā)展需求和方向。

1 集成電路測(cè)試現(xiàn)狀

隨著我國(guó)電子產(chǎn)業(yè)市場(chǎng)的不斷擴(kuò)大，中國(guó)對(duì)于芯片的需求日益增加，逐漸成為全球最大的市場(chǎng)。在國(guó)內(nèi)的相關(guān)產(chǎn)業(yè)發(fā)展中，集成電路的設(shè)計(jì)業(yè)始終是我國(guó)相關(guān)產(chǎn)業(yè)中最具發(fā)展活力的領(lǐng)域，并且增長(zhǎng)也最為迅速。

2 研究意義

根據(jù)集成電路行業(yè)的摩爾定律可知，每經(jīng)過一年半到兩年時(shí)間，電路上元器件的數(shù)目都會(huì)成倍增加，導(dǎo)致芯片上的元器件數(shù)目不斷增加；同時(shí)，測(cè)試數(shù)據(jù)量也不斷增加，這使得測(cè)試成本以及測(cè)試溫度的變化不斷增加，為測(cè)試帶來了以下兩個(gè)難題。

2.1 數(shù)據(jù)量的成倍增長(zhǎng)帶來的測(cè)試效率下降

隨著規(guī)模的持續(xù)增加，需要測(cè)試的項(xiàng)目也不斷增加。為了保障芯片的使用效果，由自動(dòng)測(cè)試生成工具（Automatic Test Pattern Generation,ATPG）所產(chǎn)生的向量數(shù)量成倍增加，如圖1所示，近幾年測(cè)試數(shù)據(jù)量隨著電路的規(guī)模成倍增長(zhǎng)。這樣的測(cè)試數(shù)據(jù)增長(zhǎng)大大降低了測(cè)試的效率，提高了測(cè)試成本。

圖1 測(cè)試數(shù)據(jù)量隨時(shí)間的趨勢(shì)

2.2 數(shù)據(jù)量的提高導(dǎo)致的測(cè)試溫度變化以及功耗的增加

在測(cè)試模式的影響下，測(cè)試向量的不斷增加會(huì)導(dǎo)致功耗以及溫度的變化有所增加，被測(cè)電路如果出現(xiàn)較大的功耗導(dǎo)致溫度過高，將會(huì)損壞芯片，增加測(cè)試成本。

因?yàn)樯厦嫠f的原因，導(dǎo)致在芯片的制造生產(chǎn)過程中，在測(cè)試流程上的花費(fèi)也越來越多。目前，如何節(jié)約測(cè)試成本已經(jīng)成為集成電路產(chǎn)業(yè)的重要問題。所以，需要我們改進(jìn)測(cè)試方法來降低測(cè)試成本。

3 自適應(yīng)測(cè)試

自適應(yīng)測(cè)試是一個(gè)通用概念，適用于多種方向。在大多數(shù)情況下，自適應(yīng)測(cè)試定義為：使用即時(shí)信息來更改所采用的測(cè)試方案，以提高測(cè)試質(zhì)量或減少測(cè)試時(shí)間的測(cè)試方案。

自適應(yīng)測(cè)試主要分為參數(shù)化數(shù)字測(cè)試、溫度和功率感知測(cè)試、缺陷定向測(cè)試以及延遲測(cè)試。其中，參數(shù)化數(shù)字測(cè)試是指通過調(diào)整測(cè)試極限來增加缺陷篩選能力。溫度和功率感知測(cè)試是指應(yīng)用短測(cè)試序列來計(jì)算被測(cè)芯片的溫度特性，根據(jù)傳感器數(shù)據(jù)，從多個(gè)預(yù)先計(jì)算的調(diào)度中選擇一個(gè)調(diào)度。缺陷定向測(cè)試是指為了適應(yīng)不同的缺陷特征，對(duì)芯片進(jìn)行學(xué)習(xí)后重排序，以提高測(cè)試效率。延遲測(cè)試是指因?yàn)楣に囎兓瘜?dǎo)致不同的路徑長(zhǎng)度，對(duì)于不同的工藝角落選擇不同的關(guān)鍵路徑集合。

目前，自適應(yīng)測(cè)試算法和基于統(tǒng)計(jì)數(shù)據(jù)的測(cè)試優(yōu)化算法，正在成為降低測(cè)試成本提高測(cè)試效率的新領(lǐng)域，文中介紹了多種自適應(yīng)測(cè)試方法。本文的工作就是對(duì)自適應(yīng)測(cè)試的相關(guān)工作進(jìn)行介紹并加以研究。圖2是自適應(yīng)測(cè)試相關(guān)的結(jié)構(gòu)圖。

圖2 自適應(yīng)測(cè)試前饋和反饋結(jié)構(gòu)圖

4 自適應(yīng)測(cè)試研究現(xiàn)狀

近幾年，因?yàn)樾酒跍y(cè)試方面的難度不斷增加，許多學(xué)者都對(duì)自適應(yīng)測(cè)試展開了研究。以往許多測(cè)試方法的共同點(diǎn)是根據(jù)以往的經(jīng)驗(yàn)以相同的方式對(duì)集成電路進(jìn)行測(cè)試，在確定測(cè)試方法后，將測(cè)試方法應(yīng)用于每個(gè)電路，直到芯片通過所有測(cè)試或其中一項(xiàng)測(cè)試不合格為止。但是，不斷增加的工藝變化，使這種對(duì)多種電路的方法在減少測(cè)試時(shí)間和提高測(cè)試質(zhì)量這兩個(gè)方面的效果不佳。為了解決此問題，測(cè)試者需要針對(duì)制造設(shè)備的多樣化，通過統(tǒng)計(jì)學(xué)的方式找出最合適的測(cè)試方法，這種測(cè)試方法就是自適應(yīng)測(cè)試。

近年來，有不少學(xué)者都在集成電路自適應(yīng)測(cè)試領(lǐng)域進(jìn)行了非常多的研究，例如Liu M等提出了一種基于質(zhì)量預(yù)測(cè)的細(xì)粒度自適應(yīng)測(cè)試算法，該算法是基于機(jī)器學(xué)習(xí)的細(xì)粒度自適應(yīng)算法。使用先前測(cè)試階段的參數(shù)測(cè)試結(jié)果，利用統(tǒng)計(jì)學(xué)算法對(duì)芯片建立預(yù)測(cè)質(zhì)量的模型。隨后，將預(yù)測(cè)的結(jié)果用K均值聚類算法分為兩組，對(duì)于兩組芯片使用不同的選擇方法實(shí)現(xiàn)細(xì)粒度的自適應(yīng)測(cè)試，從而在不增加缺陷水平的情況下降低測(cè)試成本。C.Yao等提提出了一種使用片上溫度傳感器的動(dòng)態(tài)熱感知測(cè)試調(diào)度方法。在測(cè)試前，首先定義一個(gè)支持動(dòng)態(tài)測(cè)試計(jì)劃的測(cè)試架構(gòu)，然后針對(duì)這個(gè)測(cè)試架構(gòu)開發(fā)算法。接下來，以ITC’02為基準(zhǔn)進(jìn)行模擬研究，借助片上溫度傳感器，尤其是具有多個(gè)內(nèi)核的芯片，可以大大提高熱感知測(cè)試計(jì)劃的性能。N.Aghaee提出了一種自適應(yīng)測(cè)試調(diào)度方法，該方法可解決溫度偏差并采取不同的措施，以提高測(cè)試速度和熱安全性。所提出的方法分為計(jì)算密集型離線階段和非常簡(jiǎn)單的在線階段。在離線階段，構(gòu)建計(jì)劃樹，而在在線階段，基于溫度傳感器的讀數(shù)，逐步遍歷計(jì)劃樹中的適當(dāng)路徑。P.Shanmugasundaram等提出了一種具有內(nèi)置活動(dòng)監(jiān)視器和自適應(yīng)測(cè)試時(shí)鐘的外部測(cè)試掃描電路。該方法在不超過指定峰值功率預(yù)算的情況下，加快低活動(dòng)周期來減少?gòu)淖詣?dòng)測(cè)試設(shè)備（ATE）進(jìn)行的外部測(cè)試的測(cè)試時(shí)間。Singh A D提出了一種針對(duì)低電壓DVFS故障的最小化系統(tǒng)級(jí)適應(yīng)性測(cè)試算法。這種算法是在測(cè)試前收集早期的參數(shù)和掃描測(cè)試的結(jié)果，通過處理選擇性地跳過對(duì)芯片進(jìn)行的系統(tǒng)級(jí)測(cè)試（System Level Test,SLT），在減少測(cè)試時(shí)間的同時(shí)，對(duì)缺陷率（Defective Parts Per Million,DPPM）的影響也較小。詹文法等提出了一種集成電路測(cè)試流程分級(jí)動(dòng)態(tài)調(diào)整方法。該方法通過統(tǒng)計(jì)樣本集成電路中每種測(cè)試類型和每條測(cè)試向量的測(cè)試故障率來建立貝葉斯概率模型,根據(jù)其命中故障點(diǎn)的概率高低分級(jí)調(diào)整它們的加載順序。隨著測(cè)試的進(jìn)行,不斷收集測(cè)試數(shù)據(jù)，動(dòng)態(tài)更新測(cè)試類型和測(cè)試向量的測(cè)試故障率，同步調(diào)整測(cè)試類型以及測(cè)試向量的加載順序。

結(jié)束語：通過對(duì)國(guó)內(nèi)外現(xiàn)有的自適應(yīng)測(cè)試技術(shù)的研究，不難看出，雖然該方法滿足了對(duì)數(shù)據(jù)量大的電路的測(cè)試，但是也還存在著一些不足：（1）大多數(shù)方案是靜態(tài)的，沒有考慮到制造工藝、測(cè)試設(shè)備、測(cè)試環(huán)境對(duì)測(cè)試結(jié)果的影響，同時(shí)也忽略了故障之間的相關(guān)性。（2）現(xiàn)有的方案大都只解決一個(gè)問題，缺少同時(shí)控制參數(shù)與測(cè)試時(shí)間的方案。

后續(xù)研究需要開發(fā)更高質(zhì)量的自適應(yīng)測(cè)試方案，以滿足集成電路發(fā)展的需要。