地面監(jiān)測(cè)站全國(guó)產(chǎn)化信號(hào)處理單元硬件設(shè)計(jì)

中國(guó)電子科技集團(tuán)公司第二十研究所 肖 馳

信號(hào)處理單元是目前衛(wèi)星導(dǎo)航監(jiān)測(cè)站全國(guó)產(chǎn)化驗(yàn)證中的重要部分，該單元完成整個(gè)衛(wèi)通系統(tǒng)基帶信號(hào)的采集、處理、轉(zhuǎn)存功能。本文采用了以FMC接口為媒介的載子板架構(gòu)設(shè)計(jì)，從原理功能分析、接口設(shè)計(jì)、硬件方案等方面分別介紹了該單元中FPGA載板和AD/DA子板的具體實(shí)現(xiàn)方式。經(jīng)測(cè)試，該單元功能正常，運(yùn)行良好，為衛(wèi)星導(dǎo)航地面監(jiān)測(cè)站核心系統(tǒng)自主可控打下了基礎(chǔ)。

衛(wèi)星通信系統(tǒng)主要由通信衛(wèi)星、跟蹤遙測(cè)及指令分系統(tǒng)、監(jiān)控管理分系統(tǒng)和地球站分系統(tǒng)組成。其中地球站分系統(tǒng)主要包括地面通信系統(tǒng)、監(jiān)控系統(tǒng)、電源系統(tǒng)等。地面通信系統(tǒng)作為星、地信息傳輸過(guò)程的中繼站，以地面監(jiān)測(cè)站的形式存在，承擔(dān)數(shù)據(jù)的接收、發(fā)送、分析、處理、儲(chǔ)存、顯示和控制等任務(wù)，其中信號(hào)處理單元是監(jiān)測(cè)站中不可或缺的重要部分。

1 原理功能分析

以FPGA作為控制單元，DSP作為解算處理器，AD/DA實(shí)現(xiàn)模數(shù)/數(shù)模轉(zhuǎn)換的信號(hào)處理單元可以實(shí)現(xiàn)衛(wèi)星通信中數(shù)據(jù)的采集、處理和轉(zhuǎn)存?？紤]到適配不同的模擬輸入信號(hào)，保證系統(tǒng)通用性、兼容性、可靠性、測(cè)試性和維修性等性能，本文采用以FMC接口為媒介的載子板架構(gòu)設(shè)計(jì)。載板主要完成數(shù)據(jù)處理功能，子板主要完成數(shù)據(jù)采集/輸出功能。主要由數(shù)據(jù)采集/輸出模塊、數(shù)據(jù)處理和存儲(chǔ)模塊、時(shí)鐘模塊、外圍接口模塊和電源模塊組成。

數(shù)據(jù)采集/輸出模塊主要采集2路模擬中頻或基帶信號(hào)，經(jīng)數(shù)據(jù)處理模塊處理后下發(fā)指令選通1路I和Q信號(hào)或差分信號(hào)輸出，通過(guò)自帶上變頻功能的數(shù)模轉(zhuǎn)換器轉(zhuǎn)換為模擬信號(hào)后發(fā)送到后續(xù)功能模塊。時(shí)鐘模塊和電源模塊分別給整個(gè)信號(hào)處理單元提供時(shí)鐘和電源。

利用FMC接口的通用性和兼容性，通過(guò)載板上FPGA在系統(tǒng)中的重配置就可以在不改變載板硬件設(shè)計(jì)的基礎(chǔ)上，實(shí)現(xiàn)針對(duì)收發(fā)不同通道數(shù)和不同信號(hào)速率要求的AD/DA的功能重構(gòu)，從而完成不同條件下的測(cè)試功能任務(wù)。

2 接口設(shè)計(jì)

本設(shè)計(jì)中選擇復(fù)旦微的JFM7K325T作為邏輯控制單元，對(duì)高速信號(hào)進(jìn)行預(yù)處理，實(shí)現(xiàn)并行邏輯運(yùn)算，降低數(shù)據(jù)速率后發(fā)送給DSP。JFM7K325T中包含可用于實(shí)現(xiàn)常規(guī)數(shù)字邏輯和分布式RAM的CLB模塊。此外，還包含I/O、Block RAM、DSP、MMCM、GTX等可編程模塊，可以方便地實(shí)現(xiàn)各類特定應(yīng)用。選擇國(guó)防科大的FT-M6678作為解算處理器，完成復(fù)雜數(shù)據(jù)處理。FT-M6678單片包含8顆高性能DSP內(nèi)核，每顆內(nèi)核最高主頻1GHz，支持定點(diǎn)和浮點(diǎn)運(yùn)算，最大定點(diǎn)性能32GMAC/s，最大浮點(diǎn)性能16GFLOPS。FPGA和DSP之間通過(guò)GPIO、SRIO和EMIF總線進(jìn)行數(shù)據(jù)交互。

圖1 數(shù)據(jù)處理單元組成架構(gòu)

提供外部接口包括：4路4×SRIO、12T/R光纖接口、16×LVDS、4路千兆以太網(wǎng)（2路1000base-X，2路1000base-T）、4路全雙工RS422、1路RS232、16路離散LVTTL、單寬FMC擴(kuò)展槽、2路射頻輸入，2路射頻輸出，1路時(shí)鐘輸入，1組調(diào)試接口和1組供電接口。整個(gè)信號(hào)處理單元通過(guò)VPX連接器與背板和其他功能單元相連。

3 硬件方案

信號(hào)處理單元由載板和子板組成。主要包括1片高性能FPGA（JFM7K325T）、1片DSP（FT-M6678）、1片ADC（JAD9268-100）、2片DAC（SDA9783MC、JDDS9957）以及DDR3、Flash、時(shí)鐘管理、電源管理、在線加載等附屬電路。本板電源采用VPX提供的+12V/3.3V輸入，板內(nèi)二級(jí)電源轉(zhuǎn)換主要為FPGA、DSP、CPLD、AD/DA、時(shí)鐘等芯片供電。信號(hào)處理單元硬件設(shè)計(jì)框圖如圖2所示。其中實(shí)線框內(nèi)部分為FMC子卡電路框圖，通過(guò)FMC連接器與載板實(shí)現(xiàn)數(shù)據(jù)交互。

3.1 數(shù)據(jù)采集/輸出模塊

數(shù)據(jù)采集/輸出模塊由AD/DA及其調(diào)理電路組成，共包含1路A/D采樣，1路D/A輸出和1路UC輸出。其中，A/D采樣電路對(duì)輸入信號(hào)為載頻12MHz、帶寬10.23MHz的中頻信號(hào)進(jìn)行采樣，選擇國(guó)產(chǎn)的16位雙通道100MSPS的JAD9268-100實(shí)現(xiàn)模數(shù)轉(zhuǎn)換功能，采樣時(shí)鐘頻率選擇為102.3MHz。D/A變換電路和UC上變頻電路對(duì)FPGA產(chǎn)生的基帶信號(hào)進(jìn)行插值、混頻和上變頻，輸出中頻信號(hào)，分別選擇雙通道16位500MSPS D/A轉(zhuǎn)換器SDA9783MC和1GSPS數(shù)字上變頻電路JDDS9957作為模數(shù)轉(zhuǎn)換器，采樣時(shí)鐘頻率均為409.2MHz。

圖2 信號(hào)處理單元硬件設(shè)計(jì)框圖

3.2 數(shù)據(jù)處理和存儲(chǔ)模塊

數(shù)據(jù)處理和存儲(chǔ)模塊主要完成信號(hào)處理和緩存功能，主要器件為FPGA、DSP、CPLD、DDR3。其中FPGA完成信號(hào)處理、控制和通信功能。FPGA承擔(dān)數(shù)字信號(hào)的預(yù)處理功能；與一組驅(qū)動(dòng)芯片相連，預(yù)留多路交互信號(hào)；與A/D、D/A和DSP連接，實(shí)現(xiàn)對(duì)A/D、D/A采樣和DSP的控制；與一片12T/R光模塊連接，完成通信功能；外掛一片Nor Flash，實(shí)現(xiàn)程序上電加載。DSP作為解算處理器，外掛兩片DDR3實(shí)現(xiàn)數(shù)據(jù)的緩存功能。CPLD選擇華微的HWD2210，主要完成上電控制、健康管理和在線升級(jí)功能，外掛一片QSPI Flash。

3.3 時(shí)鐘模塊

時(shí)鐘模塊分為子板時(shí)鐘和載板時(shí)鐘兩部分。

子板時(shí)鐘由外部時(shí)鐘輸入，頻率為40.92MHz，經(jīng)過(guò)GM4526C時(shí)鐘發(fā)生器后給AD/DA芯片提供采樣時(shí)鐘，同時(shí)給FPGA提供1路時(shí)鐘備用。

載板的時(shí)鐘模塊需要給整個(gè)系統(tǒng)提供以下時(shí)鐘：

（1）FPGA時(shí)鐘：2路125MHz的差分時(shí)鐘，分別用于FPGA的全局時(shí)鐘和DDR參考時(shí)鐘；4路125MHz的GTX收發(fā)器參考差分時(shí)鐘，分別掛在4個(gè)GTX bank；

（2）DSP參考時(shí)鐘：3路單端25MHz CMOS時(shí)鐘，用于CORE時(shí)鐘、DDR時(shí)鐘；

（3）3路LVDS差分125MHz時(shí)鐘送給SGMII/SRIO/GMAC時(shí)鐘；1路25MHz時(shí)鐘送給PHY，1路25MHz時(shí)鐘送給CPLD。

3.4 外圍接口模塊

整個(gè)信號(hào)處理單元通過(guò)VPX連接器與背板和其他功能單元相連。外為接口模塊主要包括連接器和接口、驅(qū)動(dòng)芯片。提供外部接口包括：4路4×SRIO、12T/R光纖接口、16×LVDS、4路千兆以太網(wǎng)（2路1000base-X，2路1000base-T）、4路全雙工RS422、1路RS232、16路離散LVTTL、單寬FMC擴(kuò)展槽、2路射頻輸入，2路射頻輸出，1路時(shí)鐘輸入、1組調(diào)試接口和1組供電接口。

3.5 電源模塊

本板電源采用VPX提供的+12V/3.3V輸入，板內(nèi)二級(jí)電源轉(zhuǎn)換主要為FPGA、DSP、CPLD、ADC、DAC、時(shí)鐘芯片、驅(qū)動(dòng)芯片及其他芯片供電。電源模塊共用到0.8V、1.0V、1.2V、1.5V、1.8V、2.5V、3.3V幾種電平，上電順序如下圖3所示。其中CPLD使用VPX3.3V輔助電源供電，F(xiàn)PGA、DSP、ADC、DAC、時(shí)鐘芯片、驅(qū)動(dòng)芯片及其他芯片根據(jù)供電電源精度要求和電流大小，選擇DC-DC或LDO供電。

圖3 信號(hào)處理單元上電順序

結(jié)論：作為衛(wèi)星導(dǎo)航監(jiān)測(cè)站全國(guó)產(chǎn)化驗(yàn)證中的重要部分，信號(hào)處理單元全國(guó)產(chǎn)化應(yīng)用意義重大，能夠消除因進(jìn)口芯片質(zhì)量及禁運(yùn)問(wèn)題帶來(lái)的隱患，實(shí)現(xiàn)自主可控。經(jīng)測(cè)試，該單元功能正常，運(yùn)行良好，為衛(wèi)星導(dǎo)航地面監(jiān)測(cè)站核心系統(tǒng)自主可控打下了基礎(chǔ)。