一種高耐壓SPST 天線調諧開關設計

夏小輝，林福江

(中國科學技術大學 微電子學院，安徽 合肥230026)

0 引言

隨著5G 通信的迅速發展與應用，對傳輸數據速率的要求越來越高，目前提升數據傳輸速率采用的主要技術有載波聚合(Carrier Aggregation，CA）、有源天線系統(Active Antenna Systems，AAS)、多路輸入/輸 出(Multiple Input Multiple Output，MIMO)[1]。因為新一代智能手機中的天線數量不斷增加，以及智能手機追求更大屏占比的工藝設計趨勢，所以這些天線需要安裝到更小的空間內，天線數量的增加、尺寸的減小導致天線效率降低，進而影響發送和接收性能、電池續航能力，甚至出現連接問題。

為了有效解決這些矛盾，智能手機中目前主要采用天線調諧[2-6]技術來提高多頻段信號傳輸的天線效率。通過在天線不同位置與地之間連接天線調諧器(包含開關、電容與電感等)，改變天線諧振頻率實現多頻段信號高效率傳輸。由于天線可能工作在失配的情況下，此時天線上的電壓是正常工作時的數倍，因此天線調諧開關設計必須考慮耐壓能力。一般可以通過選取GaAs 等大功率器件解決這一問題，但其成本較高，且集成度較差。因此最近幾年射頻開關的設計多采用SOI CMOS 工藝，相比GaAs 工藝，其兼顧成本和性能[7-8]。

由于SOI CMOS 工藝中，單個晶體管電壓承受能力有限，因此該工藝下的射頻開關在處理大功率信號時多采用堆疊結構[9-10]。該結構由于體端和柵端存在較大泄露電流，導致電壓擺幅在堆疊結構中各級晶體管的分布不均，使得射頻開關支路總的電壓處理能力受到極大限制。一般可以通過體端增加偏置大電阻，提供額外的偏置電壓等技術來削弱這一現象，但這需要輸入獨立體端控制信號且效果有限。

本文提出的高耐壓天線調諧開關能在保證插損和隔離度的前提下，更好地滿足大電壓擺幅的工作情況：首先對傳統的堆疊技術進行改進，削弱電壓分布不均，顯著提高支路電壓處理能力；其次還使用了兩級偏置電阻網絡，降低電流泄露，進一步提高電壓處理能力，從而更好地用于天線調諧，滿足在天線失配情況下仍能正常工作。

1 天線調諧開關的整體結構與原理分析

如圖1 所示，本文所設計的天線調諧開關主要由開關控制器和射頻開關兩部分組成[11]。開關控制器由負壓產生器、解碼器和電平轉換器構成。通過內部振蕩器和時鐘緩沖建立起時鐘信號，從而電荷泵實現穩定的負壓輸出；開關控制器通過解碼器和電平轉換器將輸入的邏輯電平0 和VDD轉換成射頻開關部分的控制電壓VCTRL_ON和VCTRL_OFF。

如圖2 所示，射頻開關部分總體采用串-并聯結構，兩條支路的控制信號互補。當串聯支路導通時，等效于小電阻，并聯支路關斷，等效于電容和大電阻并聯，反之同理。

圖1 天線調諧開關的整體框圖

圖2 高耐壓天線調諧開關拓撲結構

2 關鍵電路分析與設計

2.1 體區自適應偏置

當SOI CMOS 工藝體區懸空時，體電位因為寄生電容的作用進行充放電，引起閾值電壓的漂移[12]。因此每一級的晶體管采用體區自適應偏置[13]，如圖3所示，通過一個二極管連接體端和柵端，可以極大改善電路性能。

圖3 體區自適應偏置結構

圖4 為體端電勢隨柵極電壓變化趨勢：當開關關斷時，將體端的電勢拉低至柵端電壓附近，加深開關關斷程度，提高隔離度；當開關導通時，二極管等效為大電阻，體端電勢保持為略高于0 V，使得SOI BC FET 器件的閾值電壓降低，從而減小導通電阻，降低插入損耗。

圖4 體電位隨柵極控制電壓變化

2.2 電壓擺幅分布不均效應產生機理與技術改進

2.2.1 電壓擺幅分布不均效應產生機理

當某一支路關斷時，需要承受導通支路上傳輸信號的交流電壓。當天線工作在失配情況下，假設駐波比為VSWR，則該支路所承受的電壓可由式(1)～式(3)計算得到：

對于GSM 通信所需的傳輸功率為35 dBm，當VSWR=6:1 時，調諧開關關斷支路上承受的電壓擺幅就有Vmax=31 V，可見失配情況下電壓擺幅會變得特別大。整個關斷支路的電壓承受能力等于各級晶體管疊加，而每一級晶體管所分擔的電壓擺幅由各級的寄生電容[14]決定。

在所有的相關因素中，P>0.05，沒有有統計學意義。結果表明：性別、年級、專業類型、每月生活費和家庭年收入這些因素均不會對大學生是否使用借貸平臺產生顯著影響。

如圖5 所示，當柵端控制支路關斷時，等效寄生電容可計算得到：

圖5 開關關斷時等效電容

其中，VR為源漏極與襯底之間PN 結的反向電壓，ΦB為結的內建電勢，Cov為單位寬度的柵氧化層重疊電容，Cj0是下極板單位面積電容，Cox為柵-溝道單位面積電容，m一般取0.3 ～0.4，Csub為源漏極到襯底的寄生電容，Cdx和Csx分別為漏源極因其他因素產生的寄生電容。

由圖3 可以看出，由于存在到襯底、體端和柵端的泄露路徑，從左端流入晶體管的交流電流逐級減小，即：

由電流電壓關系得：

其中：

由式(5)、(6）知：Cdbn、Csbn與VR成反比，即分別反比于Vsb、Vdb，又由式(9)可得：

由式(10)可得，式(13)所存在的不等式會加強式(9)，從而反過來作用關斷電容，增大式(13)中各級電容間的差值，自此形成閉環，類似正反饋環路，從而加劇電壓擺幅分布不均[14]，只有第一級晶體管漏源擊穿電壓能夠滿足達到晶體管的BVDS，其他各級逐級遞減，使得整個關斷支路電壓承受能力變小。如圖6 所示，各級晶體管電壓擺幅分布相差很大，從3.3 V 變化到2.5 V 不等。

2.2.2 兩級偏置網絡設計

圖7 中，從G1點往直流偏置供壓點G0看去時，由于添加了大電阻Rg2，等效輸入阻抗變得很大，因此體端和柵端的泄露電流僅小部分經G1流向G0，大部分流回了管子中，使得流經各級晶體管的電流更加接近，削弱了電壓分布不均的效應。

2.2.3 非均勻堆疊結構設計

設計中為確保開關的導通電阻和插入損耗滿足系統要求，串聯支路晶體管的尺寸往往會設置得很大，因此串聯支路斷開時，關斷電容主要取決于柵-漏和柵-源電容，交流電壓擺幅在各級晶體管上比較均勻。而并聯支路為保證不影響插入損耗，晶體管尺寸較小，因此等效關斷電容Coff受電壓分布影響更大，并聯支路分布不均現象往往更明顯。

針對這種情況，本文對傳統的堆疊結構進行改進，如圖2 中所示，晶體管的柵寬由射頻RF 端向地逐級減小，控制關斷時寄生電容是逐級減小的，與流經各級晶體管的變化趨勢相反，即：

圖6 電壓擺幅在各級晶體管上的分布

圖7 改進后兩級偏置網絡結構

由式(10)可知，通過這種結構使得每一級晶體管上承受的電壓擺幅近似相等，從而使得整個并聯支路的電壓處理能力達到最大。

如圖8 所示，仿真設置輸入功率Pin=45.563 dBm(即50 Ω 匹配情況下電壓擺幅V=60 V)。對比可知，傳統堆疊結構& 一級偏置網絡第一級晶體管分擔的電壓擺幅為3.2 V，已經快達到單個FET 的BVDS；傳統堆疊結構& 兩級偏置電壓分布不均的現象得到一定改善，電壓承受能力優于前者；非均勻堆疊& 兩級偏置網絡通過調整各級晶體管的尺寸，使得電壓擺幅實現均勻分布，此時單個晶體管分擔的電壓擺幅遠小于BVDS，因此可以安全工作于更高功率下。

圖8 三種結構的電壓擺幅分布

3 整體仿真結果

本文設計實現了一種高耐壓的天線調諧開關。圖9 給出了開關的小信號性能和大信號性能仿真結果，其中輸出端加入電感模擬連線寄生效應。開關的導通電阻為1.24 Ω，關斷電容為112 fF，帶寬為0.1 GHz～5 GHz，插入損耗為0.14～0.48 dB，隔離度帶內大于30 dB，P0.1dB=45.6 dBm，耐壓能力大于60 V。

4 結論

基于GlobalFoundry 130 nm RF SOI CMOS 工藝，本文設計了一種高耐壓的天線調諧開關，面積大約為0.7 mm×1 mm。通過非均勻設計堆疊晶體管的尺寸以及兩級偏置網絡，減小了體端和柵端的電流泄露，削弱了由于寄生帶來的電壓擺幅分布不均現象，提高了開關的電壓處理能力，最終功率容量達到45.6 dBm。所設計的調諧開關在0.1 GHz～5 GHz內，實現了較小的導通電阻和關斷電容，大大減小了對天線調諧的影響，并且插入損耗小于0.5 dB，隔離度大于30 dB，各項性能滿足天線調諧和帶通選擇開關等應用的需求。本電路設計指標與近年來的參考文獻對比如表1 所示。

圖9 天線調諧開關的總體仿真結果

表1 本設計與其他設計性能對比