一種900V 大功率MOSFET 的工藝仿真設(shè)計(jì)

劉好龍，周 博

（中國(guó)電子科技集團(tuán)公司第四十七研究所，沈陽(yáng)110000）

1 引 言

高壓功率MOSFET 器件具有優(yōu)異的性能，在武器裝備的研制過(guò)程不可或缺，它為機(jī)載、艦載、星用、導(dǎo)彈、雷達(dá)、衛(wèi)星等軍工設(shè)備提供驅(qū)動(dòng)，其市場(chǎng)占有率高，并將逐漸持續(xù)增高。歐美國(guó)家對(duì)高性能MOSFET 產(chǎn)品進(jìn)行技術(shù)壟斷并對(duì)關(guān)鍵產(chǎn)品實(shí)行禁運(yùn)，國(guó)內(nèi)軍工單位面臨斷貨風(fēng)險(xiǎn)，自主研制勢(shì)在必行。高壓功率MOSFET 的制造工藝對(duì)產(chǎn)品的成功研制起著關(guān)鍵作用，因此對(duì)工藝進(jìn)行仿真具有重大現(xiàn)實(shí)意義。為得到高可靠的半導(dǎo)體器件，需要反復(fù)進(jìn)行工藝試驗(yàn)，最后確定最優(yōu)的工藝條件，這一過(guò)程需要大量時(shí)間與金錢(qián)的投入；利用仿真技術(shù)，就不再需要反復(fù)的實(shí)際的工藝試驗(yàn)，只要通過(guò)工藝模擬就可達(dá)到目的，極大節(jié)省成本。因此，工藝模擬已成為半導(dǎo)體器件工藝設(shè)計(jì)、優(yōu)化的一種重要工具，得到了快速的發(fā)展[1]。

2 工藝模擬

半導(dǎo)體工藝模擬是利用計(jì)算機(jī)技術(shù)對(duì)半導(dǎo)體生產(chǎn)加工過(guò)程中的各工藝條件、工藝步驟進(jìn)行仿真，可求解出半導(dǎo)體器件內(nèi)部的雜質(zhì)分布和結(jié)構(gòu)特性。在此以某型大功率MOSFET 的使用需求為例設(shè)計(jì)工藝及電學(xué)仿真方案。該器件工作電壓為900V。采用仿真軟件為Silvaco 和Synopsys。

2.1 外延材料工藝模擬

對(duì)于功率VDMOS，每個(gè)MOS 結(jié)構(gòu)都有八部分電阻組成。對(duì)于高壓器件，外延層漂移區(qū)的電阻以及JFET 區(qū)電阻對(duì)導(dǎo)通電阻起主要作用[2]。為充分優(yōu)化漂移區(qū)厚度及電阻率的設(shè)計(jì)，需進(jìn)行工藝仿真。

外延層厚度及電阻率的選取可事先通過(guò)理論計(jì)算的方式初步得出結(jié)論。為使其更準(zhǔn)確，需要通過(guò)工藝模擬細(xì)調(diào)。由于工藝條件，尤其是高溫過(guò)程例如阱推進(jìn)工步對(duì)擊穿電壓的影響很大，因此，在進(jìn)行模擬前，要先確定阱推進(jìn)工藝條件。經(jīng)設(shè)計(jì)，此處選取P 阱注入能量80keV，注入劑量8×1013cm-2，阱推進(jìn)溫度1160℃，時(shí)間8 小時(shí)。

當(dāng)外延層電阻率取25 Ω·cm 時(shí)，仿真結(jié)果如圖1 所示。

圖1 外延仿真結(jié)果（電阻率25Ω·cm）

由仿真結(jié)果來(lái)看，擊穿電壓達(dá)850V 左右，結(jié)深為5.5μm 左右。此時(shí)擊穿電壓偏低。

當(dāng)外延層電阻率取27 Ω·cm 時(shí)，仿真結(jié)果如圖2 所示。

圖2 外延仿真結(jié)果（電阻率27Ω·cm）

由仿真結(jié)果來(lái)看，擊穿電壓達(dá)930 V 左右，結(jié)深為5μm 左右。此擊穿電壓已能滿(mǎn)足要求。

同時(shí)，由注入形成的高濃度襯底經(jīng)過(guò)阱推的熱過(guò)程會(huì)向外延層反擴(kuò)散。對(duì)反擴(kuò)散的結(jié)深進(jìn)行工藝模擬，結(jié)果如圖3。此時(shí)反擴(kuò)散結(jié)深在6μm 左右?；诜抡娼Y(jié)果，結(jié)合理論分析，最終選取外延層電阻率為 27Ω·cm，厚度為 82.5μm。

圖3 外延層反擴(kuò)散結(jié)深仿真結(jié)果

2.2 摻雜區(qū)工藝模擬

在VDMOS 器件中，摻雜區(qū)主要是指P 阱區(qū)和N+有源區(qū)。P 阱區(qū)是器件經(jīng)硼注入后高溫推進(jìn)得到的，其結(jié)深對(duì)器件的擊穿電壓有很大影響；同時(shí)P阱區(qū)的摻雜濃度對(duì)器件的溝道表面濃度、溝道長(zhǎng)度有至關(guān)重要的影響，從而影響器件的開(kāi)啟電壓。因此P 阱區(qū)的結(jié)深和摻雜濃度是非常重要的參數(shù)，需要通過(guò)工藝模擬得出最優(yōu)的工藝條件[3]。

N+是VDMOS 器件的源區(qū)，主要是通過(guò)注入高濃度的N 型雜質(zhì)，經(jīng)過(guò)退火后形成的。N+區(qū)的兩個(gè)重要工藝參數(shù)是注入劑量和結(jié)深，對(duì)VDMOS 器件的開(kāi)啟電壓有很大的影響。N+區(qū)的劑量越大，其橫向擴(kuò)散就越大，在P 阱區(qū)結(jié)深和摻雜濃度不變的情況下，溝道的長(zhǎng)度就會(huì)變短，進(jìn)而影響器件的開(kāi)啟電壓。所以N+的結(jié)深必須控制得恰當(dāng)。

N+源區(qū)注入的雜質(zhì)是磷或者砷，濃度非常大，這樣可以減小N+與源金屬之間的歐姆接觸，從而減小源區(qū)接觸導(dǎo)通電阻。由于砷的擴(kuò)散系數(shù)比磷小很多，對(duì)于要形成N+的淺結(jié)工藝更易實(shí)現(xiàn)與控制，因此，在此采用注入砷形成N+區(qū)。

結(jié)合工藝條件，對(duì)源N+區(qū)域、P-阱區(qū)、中央P+區(qū)域進(jìn)行摻雜濃度分布仿真。各摻雜區(qū)工藝條件如表1 所示。

表1 各摻雜區(qū)注入工藝條件

各摻雜區(qū)仿真結(jié)果如圖4 中各圖所示。從仿真結(jié)果可以看到，各區(qū)域的濃度分布基本上達(dá)到了預(yù)期效果，得到的各區(qū)域結(jié)深也符合預(yù)期。

圖4 摻雜區(qū)工藝仿真結(jié)果圖

2.3 器件模擬

半導(dǎo)體器件模擬是在給定器件結(jié)構(gòu)模型及工藝條件后，通過(guò)模擬程序，在器件模型上施加指定的偏置，得到器件輸出特性，通過(guò)不斷對(duì)其加以分析優(yōu)化改進(jìn)，最終可獲得符合要求的器件電學(xué)特性[4-5]。

先描述器件結(jié)構(gòu)，模擬元胞模型，如圖5 所示。

圖5 元胞模型仿真結(jié)構(gòu)圖

然后對(duì)元胞模型進(jìn)行器件特性模擬，模擬出器件的開(kāi)啟電壓和輸出特性曲線(xiàn)，如圖6 所示。

由于理論計(jì)算的結(jié)果與實(shí)際參數(shù)要求反差很大，所以在器件模擬仿真過(guò)程中，要不斷的調(diào)整器件相關(guān)尺寸、調(diào)整網(wǎng)絡(luò)優(yōu)化，直至得到理想器件輸出特性參數(shù)為止[6-8]。

圖6 元胞模型器件特性仿真結(jié)果

3 工藝驗(yàn)證

根據(jù)器件設(shè)計(jì)的結(jié)構(gòu)參數(shù)，對(duì)比模擬和實(shí)驗(yàn)結(jié)果，根據(jù)流片總結(jié)經(jīng)驗(yàn)，最終得出較為合理的工藝，具體流程如下：

備片→清洗→熱氧化SiO2→光刻P+環(huán)區(qū)→腐蝕→清洗→預(yù)氧→硼注入→清洗→退火→光刻有源區(qū)→腐蝕→清洗→柵氧化→淀積多晶硅→多晶摻磷→光刻多晶→腐蝕→硼注入→腐蝕→阱推進(jìn)→光刻N(yùn)+區(qū)→磷注入→清洗→LP/PESiO2→增密→光刻引線(xiàn)孔→腐蝕→清洗→濺射Al→光刻Al→腐蝕→LP/PE SiO2/Si3N4→刻鈍化→腐蝕→清洗→合金→背面減薄→金屬化→測(cè)試。

為了驗(yàn)證由仿真確定的總體的工藝流程和結(jié)構(gòu)參數(shù)的合理性，進(jìn)行批次性流片驗(yàn)證，結(jié)果電參數(shù)滿(mǎn)足要求且一致性較好，說(shuō)明了仿真設(shè)計(jì)的合理性和結(jié)構(gòu)實(shí)現(xiàn)的正確性。

表2 測(cè)試結(jié)果

封裝完成后，需要對(duì)器件進(jìn)行末測(cè)，測(cè)試在STS8103A 分立器件測(cè)試系統(tǒng)、LX9600 動(dòng)態(tài)參數(shù)測(cè)試系統(tǒng)上完成，測(cè)試包括靜態(tài)和動(dòng)態(tài)參數(shù)的測(cè)試。經(jīng)測(cè)試，參數(shù)滿(mǎn)足設(shè)計(jì)要求，具體測(cè)試結(jié)果見(jiàn)表2。

4 結(jié) 束 語(yǔ)

設(shè)計(jì)仿真方案并利用Silvaco 和Synopsys 對(duì)外延層材料、重要工步、器件的電學(xué)特性等進(jìn)行模擬仿真，最終確定了各相關(guān)設(shè)計(jì)參數(shù)及工藝條件。經(jīng)實(shí)際流片及測(cè)試，工藝實(shí)現(xiàn)及電學(xué)性能達(dá)到了預(yù)期，證明對(duì)該類(lèi)器件的仿真設(shè)計(jì)思路及方法確實(shí)具有可行性，對(duì)大功率MOSFET 產(chǎn)品研制有所助益。