基于FPGA的頻分復用信號性能測試

王舒冰

（中國電子科技集團公司第三十八研究所 安徽省合肥市 230088）

FDM 是一種高速的數據傳輸方式，其將傳輸帶寬劃分為多個子頻帶對信號進行并行傳輸，從而實現多通道的帶寬資源共享[1]。FDM 技術由于具有頻譜利用率高、傳輸速度快、抗干擾性強等特點，被廣泛應用在通信系統中[2]。基于FPGA 實現FDM 信號的產生和測試，對FDM 信號在數字陣列雷達雷達系統中應用具有重要的指導意義。本文利用FPGA 芯片產生FDM 信號，并通過DA 芯片轉成模擬信號輸出，再通過AD 芯片采樣并在FPGA 中解調到基帶信號，最后在Matlab 中恢復出兩個頻率不同的信號，評估頻分復用信號在數字收發中的可行性。

1 收發電路設計

FDM 信號的發射主要包括數字FDM 信號合成、數字上變頻（DUC）和數模轉換等處理。FDM 信號的數字化接收主要經過模數轉換、數字下變頻（DDC）和數字FDM 分離等過程。對于FDM信號數字化接收設計，數字正交解調采用軟件無線電架構[3]，接收到的中頻模擬信號通過ADC 進行采樣、量化和編碼，形成數字中頻信號，完成模數轉換。數字中頻信號與數字控制振蕩器（NCO）產生的同相分量和正交分量分別相乘后再分別進行低通濾波，形成基帶I、Q 數據，這個過程也稱為DDC。本實驗采用帶通采樣原理，采樣時鐘頻率為960MHz，模擬中頻頻率為720MHz，根據帶通采樣定理分析，當模擬中頻頻率f0與采樣時鐘頻率fs，滿足公式（1）時為最佳采樣。其中，B 為信號帶寬，n 為整數（0,1,2,3…）。

當滿足最佳采樣時，傳統的DDC 和DUC 模塊中的NCO 可以用(1,0,-1,0...)或(0,1,0,-1…)序列所替代，由于數據序列一半為零，正交解調過程簡化為加減運算，可以大量節省FPGA 中的乘法器資源。

實現數字FDM 信號分離的一種高效方式是采用數字信道化架構，也就是采用“濾波器組+IFFT”的架構。數字信道化架構的使用具有很大的限制，該架構要求相鄰子信道間隔必須為子信道數據速率的整數倍。那么對于子信道間隔與子信道數據速率為分數倍的系統，則需要使用多個“NCO+數字濾波器”來實現FDM 信號的分離。

本實驗采用FPGA+高速DAC +高速ADC 的方案來實現FDM信號的數字收發，電路組成框圖如圖1 所示。FPGA 與DAC 和ADC 芯片之間的接口，采用JEDS204B 協議接口。FPGA 完成高速數據流的產生，通過204B 協議將數據流輸出到DAC；ADC 完成高速數據采集，數據通過204B 協議傳輸到FPGA。ADC 選用ADI公司的AD9680 芯片，量化位數為14bit，最高采樣率為1Gsps；DAC 選用ADI 公司的AD9154 芯片，最大轉換率為2.4Gsps，量化精度為16bit。FPGA 使用Altera 公司的10AX090U3F45I2SG。

2 性能測試

基于上述數字收發的電路設計，在FPGA 中同時產生兩個中心頻率不同的線性調頻信號，波形參數如表1 所示。將兩種波形在時域相加合成基帶FDM 數字信號，經混頻后得到中頻FDM 數字信號，將中頻FDM 數字信號送至DA 芯片中產生中頻FDM 模擬信號，經過射頻電纜傳輸至AD 芯片進行中頻采樣。被采樣信號經過解調后，進入兩路解調濾波支路得到兩路基帶IQ 數據，用FPGA 中的邏輯分析儀Signal Tap 將兩路數據采集保存，導出至Matlab 中進行分析。信號處理流程框圖如圖2 所示。

按照上述的信號處理流程，對FDM 信號進行性能測試。圖3 給出了基帶FDM 信號的時域特性和頻譜特性。由圖可見，實際波形參數與表1 中的預設參數是一致的。由DA 芯片發出的中頻FDM 信號的時域特性和頻域特性如圖4 所示。從圖4 可以看出，已將基帶信號調制到720MHz，但信號帶寬和脈寬沒有發生變化。在Matlab 中對接收到的兩路基帶數據分別進行處理，處理結果如圖5 所示。可見恢復出的兩路基帶信號的時域特性和頻譜特性與FPGA 產生的FDM 基帶信號是一致的，說明從FPGA 產生的FDM信號中可以有效恢復出各個頻段信號。

表1：波形參數

圖1：電路組成框圖

圖2：信號處理流程框圖

圖3：基帶FDM 信號情況

圖4：中頻FDM 信號情況

圖5：接收信號情況

3 結束語

本文基于FPGA 產生了FDM 信號，并對該信號進行閉環采集分析。分析結果表明，從DA 芯片發出的中頻FDM 信號中可以有效恢復出FDM 信號中各頻段信號，說明基于FPGA 可以產生FDM信號，并能對FDM 信號進行有效接收。因此可以將FDM 信號應用于實際的數字陣列雷達系統中，提高數字陣列雷達系統的傳輸速率和抗干擾能力。