基于FPGA的“數(shù)字電路”教學(xué)改革探索

艾偉清， 陳景波， 王 偉， 鐘黎萍

(常熟理工學(xué)院 電氣與自動(dòng)化工程學(xué)院，江蘇 常熟 215500)

0 引言

“數(shù)字電路”是電子信息和自動(dòng)化類(lèi)工科專(zhuān)業(yè)必修的一門(mén)基礎(chǔ)課。傳統(tǒng)的“數(shù)字電路”理論教學(xué)以布爾代數(shù)和邏輯卡諾圖為理論工具，以門(mén)電路和觸發(fā)器作為基本電路單元，以組合電路和時(shí)序電路作為知識(shí)主干[1～2]。實(shí)驗(yàn)教學(xué)以中小規(guī)模集成芯片為主要器件，實(shí)驗(yàn)手段局限在器件連線(xiàn)和傳統(tǒng)示波器等的使用。這樣傳統(tǒng)的教學(xué)方式導(dǎo)致培養(yǎng)的學(xué)生缺乏設(shè)計(jì)復(fù)雜數(shù)字系統(tǒng)的能力、缺乏熟練使用現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)、測(cè)試和調(diào)試工具的能力，所學(xué)的知識(shí)與實(shí)際的技術(shù)應(yīng)用脫鉤[3]。

相對(duì)于集成度較低的標(biāo)準(zhǔn)芯片，現(xiàn)場(chǎng)可編程門(mén)陣列FPGA擁有豐富的內(nèi)部資源，能根據(jù)應(yīng)用需求在硬件層進(jìn)行靈活修改，適用于大型集成電路和數(shù)字系統(tǒng)的開(kāi)發(fā)。越來(lái)越多的高校開(kāi)始將FPGA作為主要的教改手段引入到“數(shù)字電路”理論和實(shí)驗(yàn)課程中[2～6]。我院以硬件描述語(yǔ)言(Verilog HDL)為主要設(shè)計(jì)手段，以FPGA作為實(shí)現(xiàn)工具，將“數(shù)字電路”課程改革為“數(shù)字電路與FPGA設(shè)計(jì)”課程，精簡(jiǎn)了傳統(tǒng)的教學(xué)內(nèi)容,按照從簡(jiǎn)單組合電路到復(fù)雜數(shù)字系統(tǒng)的順序，循序漸進(jìn)地編排了理論教學(xué)內(nèi)容和實(shí)例訓(xùn)練[4]。實(shí)驗(yàn)平臺(tái)也由傳統(tǒng)的實(shí)驗(yàn)箱變?yōu)榭诖紽PGA開(kāi)發(fā)平臺(tái)。

1 傳統(tǒng)教學(xué)內(nèi)容的精簡(jiǎn)

1.1 邏輯函數(shù)與卡諾圖

傳統(tǒng)的教學(xué)內(nèi)容目的是讓學(xué)生掌握采用集成芯片設(shè)計(jì)中小規(guī)模數(shù)字電路的能力，因此，邏輯函數(shù)和卡諾圖的化簡(jiǎn)是課程教學(xué)的重點(diǎn)。然而，在實(shí)際應(yīng)用中，小規(guī)模芯片的使用越來(lái)越少，取而代之的是擁有豐富片內(nèi)資源的現(xiàn)場(chǎng)可編程邏輯器件FPGA。因?yàn)槠骷懈鞣N單元電路足夠多，也就沒(méi)必要對(duì)邏輯函數(shù)進(jìn)行化簡(jiǎn)[5]。因此，新課程對(duì)邏輯函數(shù)和卡諾圖的化簡(jiǎn)內(nèi)容進(jìn)行了大幅度的弱化，只介紹了基本的原則，不作為教學(xué)內(nèi)容的重點(diǎn)。

1.2 組合電路

傳統(tǒng)的組合電路教學(xué)內(nèi)容以門(mén)電路為基礎(chǔ)，以編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)值比較器和算術(shù)運(yùn)算電路的集成模塊為主要對(duì)象，培養(yǎng)學(xué)生對(duì)小規(guī)模組合電路的分析和設(shè)計(jì)能力。基于FPGA在工業(yè)現(xiàn)場(chǎng)的大規(guī)模應(yīng)用，傳統(tǒng)的組合電路分析和設(shè)計(jì)方法已經(jīng)不適應(yīng)實(shí)際的生成需要。因此，新課程只對(duì)典型組合電路的功能進(jìn)行簡(jiǎn)單介紹，教學(xué)重點(diǎn)為Verilog HDL行為描述的常用語(yǔ)法介紹，包括always塊、if語(yǔ)句、case語(yǔ)句、參數(shù)和常數(shù)等，并通過(guò)一些常見(jiàn)組合邏輯電路實(shí)例來(lái)介紹基于Verilog HDL語(yǔ)言的設(shè)計(jì)方法，如二進(jìn)制-BCD碼轉(zhuǎn)換器。

1.3 時(shí)序電路

傳統(tǒng)的教學(xué)內(nèi)容以各類(lèi)鎖存器和觸發(fā)器模塊為基礎(chǔ)，并把時(shí)序邏輯電路的設(shè)計(jì)作為重中之重。在使用FPGA設(shè)計(jì)中小規(guī)模時(shí)序電路時(shí)，不需要考慮狀態(tài)的化簡(jiǎn)，也不需要考慮觸發(fā)器的類(lèi)型。因此，新課程中刪減了時(shí)序邏輯電路的傳統(tǒng)設(shè)計(jì)方法，弱化了不同結(jié)構(gòu)、功能和用途的鎖存器、觸發(fā)器的教學(xué)內(nèi)容，將教學(xué)重點(diǎn)關(guān)注到這些基礎(chǔ)時(shí)序邏輯單元的Verilog HDL描述方法上，如觸發(fā)器、寄存器、移位寄存器和計(jì)數(shù)器的Verilog HDL行為描述。在學(xué)生掌握簡(jiǎn)單時(shí)序電路的FPGA設(shè)計(jì)方法后，新課程通過(guò)PWM脈沖調(diào)試器、7段數(shù)碼管動(dòng)態(tài)掃描以及秒表等實(shí)例，進(jìn)一步訓(xùn)練學(xué)生設(shè)計(jì)復(fù)雜時(shí)序電路的能力。

2 新增的教學(xué)內(nèi)容

為了進(jìn)一步培養(yǎng)學(xué)生利用硬件描述語(yǔ)言和FPGA設(shè)計(jì)復(fù)雜數(shù)字系統(tǒng)的能力，新增的教學(xué)內(nèi)容包括：FPGA與Vivado基礎(chǔ)，Verilog HDL基礎(chǔ)，計(jì)數(shù)器和狀態(tài)機(jī)架構(gòu)，IP核設(shè)計(jì)方法，串口通信控制器設(shè)計(jì)，內(nèi)部存儲(chǔ)器控制器設(shè)計(jì)，VGA控制器設(shè)計(jì)以及數(shù)字系統(tǒng)設(shè)計(jì)案例。

2.1 FPGA與Vivado基礎(chǔ)

教學(xué)內(nèi)容主要為可編程邏輯器件的基本電路、表示方法，以及現(xiàn)場(chǎng)可編程邏輯門(mén)陣列FPGA的基本結(jié)構(gòu)及原理。教學(xué)重點(diǎn)為實(shí)驗(yàn)平臺(tái)Basys3 FPGA開(kāi)發(fā)板的結(jié)構(gòu)及主要資源介紹，并通過(guò)一個(gè)兩輸入門(mén)電路的FPGA設(shè)計(jì)實(shí)例說(shuō)明開(kāi)發(fā)環(huán)境Vivado的整個(gè)設(shè)計(jì)流程。

2.2 Verilog HDL基礎(chǔ)

教學(xué)內(nèi)容主要為Verilog HDL語(yǔ)言的基礎(chǔ)規(guī)范，包括標(biāo)識(shí)符、數(shù)據(jù)類(lèi)型、運(yùn)算操作、關(guān)鍵字、注釋、模塊及端口聲明和定義以及編程規(guī)范。通過(guò)對(duì)Verilog HDL語(yǔ)言的學(xué)習(xí)，讓學(xué)生掌握自頂向下、結(jié)構(gòu)化的數(shù)字電路設(shè)計(jì)方法。

2.3 計(jì)數(shù)器與狀態(tài)機(jī)架構(gòu)

教學(xué)內(nèi)容主要為計(jì)數(shù)器架構(gòu)八步法和有限狀態(tài)機(jī)的Verilog HDL語(yǔ)言描述。計(jì)數(shù)器架構(gòu)八步法包括明確功能、功能波形分析、計(jì)數(shù)架構(gòu)、加1和結(jié)束條件、定義特殊點(diǎn)、完整性檢查、計(jì)數(shù)器代碼編寫(xiě)、功能代碼編寫(xiě)。通過(guò)PWM流水燈和數(shù)字鐘等實(shí)例進(jìn)一步訓(xùn)練學(xué)生利用計(jì)數(shù)器架構(gòu)法設(shè)計(jì)復(fù)雜時(shí)序電路的能力。有限狀態(tài)機(jī)分為Moore狀態(tài)機(jī)和Mealy狀態(tài)機(jī)。通過(guò)序列檢測(cè)器、交通信號(hào)燈數(shù)字系統(tǒng)、密碼鎖設(shè)計(jì)和ADC采樣控制電路等實(shí)例實(shí)現(xiàn)學(xué)生運(yùn)用狀態(tài)機(jī)設(shè)計(jì)簡(jiǎn)單數(shù)字系統(tǒng)的能力。

2.4 IP核設(shè)計(jì)方法

隨著FPGA片內(nèi)資源的繼續(xù)增大，市場(chǎng)機(jī)制下的設(shè)計(jì)周期越來(lái)越短，基于可重復(fù)使用的第三方IP核完成復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)的趨勢(shì)已經(jīng)不可避免。Xilinx提倡的積木式設(shè)計(jì)，正是與IP核緊密相關(guān)，用戶(hù)可以將功能性設(shè)計(jì)做成一個(gè)IP核，然后“組裝”起來(lái)成為產(chǎn)品[4]。教學(xué)重點(diǎn)為教授學(xué)生如何使用第三方IP核或打包自己開(kāi)發(fā)的IP核實(shí)現(xiàn)簡(jiǎn)單數(shù)字電路和數(shù)字系統(tǒng)的設(shè)計(jì)。

2.5 串口通信控制器設(shè)計(jì)

當(dāng)FPGA需要與外部數(shù)字設(shè)備進(jìn)行數(shù)據(jù)傳送時(shí)，需要用到串行通信協(xié)議。教學(xué)內(nèi)容為四種串行通信協(xié)議的控制器設(shè)計(jì),即UART總線(xiàn)、SPI總線(xiàn)、I2C總線(xiàn)和PS/2總線(xiàn)串行通信控制器的Verilog HDL行為描述。通過(guò)UART回環(huán)、OLED顯示、ADT7420溫度設(shè)置以及PS/2鍵盤(pán)控制等實(shí)例介紹了如何利用自頂向下的設(shè)計(jì)理念，基于先前學(xué)習(xí)的基本數(shù)字電路、計(jì)數(shù)器以及狀態(tài)機(jī)模塊，設(shè)計(jì)出具備通信能力的數(shù)字系統(tǒng)。

2.6 內(nèi)部存儲(chǔ)器控制器設(shè)計(jì)

當(dāng)FPGA控制不同串行通信接口或不同設(shè)備間通信時(shí)，需要將多個(gè)字節(jié)的數(shù)據(jù)臨時(shí)按需要存入內(nèi)部的存儲(chǔ)單元或從內(nèi)部存儲(chǔ)單元中取出，此時(shí)需用到內(nèi)部存儲(chǔ)接口控制器。教學(xué)內(nèi)容主要為兩種內(nèi)部存儲(chǔ)器，即FIFO和RAM的Verilog HDL行為描述。從內(nèi)部存儲(chǔ)器的結(jié)構(gòu)和數(shù)據(jù)傳輸時(shí)序等方面介紹了內(nèi)部存儲(chǔ)器的數(shù)據(jù)通信原理，并通過(guò)PS/2鍵盤(pán)數(shù)據(jù)存取命令實(shí)例來(lái)訓(xùn)練學(xué)生進(jìn)一步設(shè)計(jì)具備通信和數(shù)據(jù)存儲(chǔ)能力的數(shù)字系統(tǒng)。

2.7 VGA控制器設(shè)計(jì)

一個(gè)良好的人機(jī)交流數(shù)字系統(tǒng)需要有可視化的數(shù)據(jù)輸出。VGA視頻接口作為當(dāng)前仍是最常用的視頻圖像接口，有必要在教學(xué)中引入。教學(xué)內(nèi)容為VGA接口信號(hào)功能、掃描顯示原理以及Verilog HDL行為描述。通過(guò)VGA顯示條紋、VGA顯示文字、VGA顯示圖像等實(shí)例逐步地訓(xùn)練學(xué)生設(shè)計(jì)具備通信、數(shù)據(jù)存儲(chǔ)和顯示功能的復(fù)雜數(shù)字系統(tǒng)的能力。

2.8 數(shù)字系統(tǒng)案例設(shè)計(jì)

為了進(jìn)一步培養(yǎng)學(xué)生利用模塊化的思想設(shè)計(jì)復(fù)雜數(shù)字系統(tǒng)的能力，新課程提供了若干數(shù)字系統(tǒng)案例。以俄羅斯方塊游戲機(jī)為例，需要用到PS/2通信模塊、RAM存儲(chǔ)模塊、VGA顯示模塊。控制核心需要用到先前學(xué)習(xí)的計(jì)數(shù)器架構(gòu)和狀態(tài)機(jī)架構(gòu)。通過(guò)俄羅斯方塊游戲機(jī)的學(xué)習(xí)，學(xué)生不僅能夠鞏固先前學(xué)習(xí)的數(shù)字電路和數(shù)字系統(tǒng)的FPGA設(shè)計(jì)方法，也能夠加強(qiáng)學(xué)習(xí)的興趣，為后續(xù)的創(chuàng)新實(shí)踐課程打好基礎(chǔ)。

3 實(shí)驗(yàn)教學(xué)的改革

傳統(tǒng)的“數(shù)字電路”實(shí)驗(yàn)課程獨(dú)立于理論課程，由實(shí)驗(yàn)平臺(tái)的教師上課。因此，常常出現(xiàn)實(shí)驗(yàn)課與理論課不同步，理論課沒(méi)上的內(nèi)容實(shí)驗(yàn)課已經(jīng)開(kāi)展了，學(xué)生學(xué)習(xí)效果差。另外，傳統(tǒng)的實(shí)驗(yàn)平臺(tái)采用的是集成的數(shù)字電路實(shí)驗(yàn)箱。實(shí)驗(yàn)以74LS系列的小規(guī)模集成芯片為主要器件開(kāi)展，故障率高，能開(kāi)展的實(shí)驗(yàn)有限，如基于狀態(tài)機(jī)的紅綠燈等實(shí)驗(yàn)就很難實(shí)現(xiàn)。

改革后的“數(shù)字電路與FPGA設(shè)計(jì)”將實(shí)驗(yàn)課程和理論課程相結(jié)合，由理論課教師直接帶領(lǐng)學(xué)生實(shí)驗(yàn)，避免了實(shí)驗(yàn)與理論不同步的問(wèn)題。此外，實(shí)驗(yàn)平臺(tái)也從集成的數(shù)字電路實(shí)驗(yàn)箱改為了迪芝倫公司的口袋儀器Basys 3 FPGA開(kāi)發(fā)平臺(tái)和Xilinx公司的編程軟件Vivado 2017.4。通過(guò)該實(shí)驗(yàn)平臺(tái)，學(xué)生可以學(xué)習(xí)現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)、仿真和調(diào)試流程，并能夠?qū)⒗碚撜n程中教授的案例逐一實(shí)現(xiàn)。這大大增強(qiáng)了學(xué)生學(xué)習(xí)的興趣和教學(xué)效果。

4 結(jié)語(yǔ)

本文以FPGA設(shè)計(jì)為基礎(chǔ)，從教學(xué)內(nèi)容的精簡(jiǎn)和強(qiáng)化、實(shí)驗(yàn)教學(xué)的改革兩個(gè)角度介紹了對(duì)傳統(tǒng)的“數(shù)字電路”課程的教改探索，旨在培養(yǎng)學(xué)生利用硬件描述語(yǔ)言和FPGA設(shè)計(jì)數(shù)字電路和數(shù)字系統(tǒng)的能力。改革后的課程實(shí)施效果良好，在學(xué)院工程教育專(zhuān)業(yè)認(rèn)證中獲得了專(zhuān)家好評(píng)。