一種AD9371寬帶無線同步定時模塊簡化方法*

李浩松，周寒冰，李明維，張傳遠，齊永忠，馬曉昆

(北京國電通網絡技術有限公司，北京 100081)

0 引 言

AD9371功能強大，支持頻分/時分復用(Frequency Division Duplexing/Time Division Duplexing，FDD/TDD)制式，覆蓋300 MHz～6 GHz頻段,可廣泛應用于3G/4G/5G微基站和宏基站設備中。筆者在調試AD9371時發現一個問題：在100 MHz全帶寬下，由于收、發信機的時鐘獨立，接收機采樣時鐘偏差很大，如果沒有定時同步模塊來糾正采樣頻偏誤差，高斯白噪聲信道下，誤碼率遠高于調制誤差公式erf值。所以，利用無線定時同步算法模塊糾正采樣時鐘頻偏是無線寬帶系統的關鍵技術，也是寬帶無線通信中的共性的問題。

現有的定時同步算法中，最常用的方法還是Gardner算法[1-4]:先過采樣，再用Farrow濾波器進行數字插值，得到準確的最佳采樣點位置。實際采樣點偏離最佳采樣點位置越遠，碼間串擾就越大。AD9371系統中采用定時同步技術直接對定時環路做全數字化處理，獲得最佳采樣點的同時防止定時抖動，有利于系統集成。

文獻[5]提出了一種Farrow內插簡化方法，但只是利用了Farrow立方拉格朗日沖激響應(Finite Impulse Response，FIR)系數間的等價關系，用另外三個系數去表示其中的一個系數，從而節省出一條濾波器支路的復雜度。文獻[6]給出了一種16倍過采樣的內插結構，只適合16倍過采樣條件。相比文獻[5-6]，本文提出了一種更簡單的Farrow濾波器的簡化方式：交換Farrow濾波器內部小數內插時刻uk位置，可以把過采樣N個有限FIR濾波器簡化成1個FIR濾波器，功能與N個并行FIR濾波器是等價的，性能上沒有任何降低。

環路濾波器的作用是維護定時同步環路的穩定，抑制帶內外噪聲。環路濾波器的階數和性能之間又是一對矛盾，階數高時復雜度也高，時延大，性能越好；階數低時復雜度和時延也低，但性能越差。定時同步的環路濾波器的主要作用是維護環路穩定，階數高抑制帶外噪聲能力強，但在定時同步性能上沒太多好處，保持最低的環路濾波器即可，所以，直接用1階積分器代替高階濾波器。經過仿真，證明簡單的積分器代替環路濾波在性能上是可行的，在實現上可以獲得巨大的簡化。

1 Farrow濾波器結構的簡化

傳統定時同步模塊有兩大主要缺陷：一是Farrow內插濾波器組并行處理消耗了太多現場可編程門陣列(Field Programmable Gate Array,FPGA)資源；二是整個控制環路時延太大，導致Farrow濾波器內插前需要大容量的Buffer空間緩存數據。

1.1 傳統的Farrow濾波器

利用多項式分段擬合高階內插濾波器系數，具體步驟為：Farrow濾波器的階數為M，M又分為P級，每級有N=M/P個抽頭，總體系數排成P×N矩陣，這樣，每行可以看作一個N階抽頭的內插濾波器，每列是長度為P的濾波器系數；然后用一個L階多項式b(n)(n=0,1,…,N-1)來擬合每一列系數，形成一個L×N維多項式系數矩陣。

設L階多項式Cn是插值濾波器系數矩陣的第n列近似多項式，其中x為輸入信號，b(n)為抽頭系數。Cn可表示為

(1)

利用多項式在線計算重采樣期望輸出位置Uk處的濾波器系數表示為

(2)

經過Farrow濾波器重采樣后的輸出信號為

(3)

式中：m表示第m個采樣時刻，t為采樣時間，Ts是采樣周期，h為濾波器的沖激響應。

濾波器沖激響應系數

(4)

式中：u(k)是反饋環路濾波器的輸出值。

濾波器重采樣的輸出值為

(5)

(6)

幾乎所有的Farrow濾波器都是采用了式(6)所示的架構，因為式(6)在數學表示上簡潔明了；但在實現式(6)時，復雜度卻不是最優的。

根據文獻[5]所述，立方插值拉格朗日(Lagrange) Farrow濾波器系數可實現由Lagrange公式計算得出。

由式(6)可直觀地得出圖1所示的Farrow濾波器。圖中，x(mTs)為輸入信號，D是移位寄存器單元，u(k)是環路濾波器輸出信號。

圖1 原始的Farrow濾波器

1.2 Farrow濾波器的簡化

采用立方拉格朗日內插的Farrow濾波器是一種以過采樣因子N為倍數的并行FIR濾波器，所以從資源消耗角度來看，以過采樣因子N=4工作時需要消耗4個FIR濾波器的DSP資源；N=8時，則需要8個FIR濾波器DSP資源，以此類推。

公式(6)雖然簡單，但在實現如圖1所示的濾波器時，是很耗費FPGA邏輯資源的。仔細觀察圖1的Farrow濾波器，最下面的一行乘加運算可以表示為

(7)

式中：

v(3)=b3(N1)×x(mk+2)+b3(N2)×x(mk+1)+

b3(N3)×x(mk)+b3(N4)×x(mk-1)，

v(2)=b2(N1)×x(mk+2)+b2(N2)×x(mk+1)+

b2(N3)×x(mk)+b2(N4)×x(mk-1)，

v(1)=b1(N1)×x(mk+2)+b1(N2)×x(mk+1)+

b1(N3)×x(mk)+b1(N4)×x(mk-1)，

v(0)=b0(N1)×x(mk+2)+b0(N2)×x(mk+1)+

b0(N3)×x(mk)+b0(N4)×x(mk-1) 。

(8)

將v(3)、v(2)、v(1)、v(0)代入式(7)中，合并各個x(mk)系數前的參數，可以得到

b1(N1)×uk+b0(N1))×x(mk+2)+

b1(N2)×uk+b0(N2))×x(mk+2)+

b1(N3)×uk+b0(N3))×x(mk+2)+

b1(N4)×uk+b0(N4))×x(mk+2) 。

(9)

很顯然，由式(8)可以把圖1所示的多個FIR濾波器簡化成一個FIR濾波器，而且Lagrange系數是個固定的分數，在實現時不需要用乘法器來直接相乘，而是按照移位的方法來直接得出結果。比如，實現乘以1/6運算，先把數據除以2，也就是右移一位，然后再用自制的移位和比較器實現除以3運算，用最簡化的8次移位和一個比較器就可以實現除以3，不需要占用FPGA的除法器資源，同時減少了運算時延。

式(8)中括號內Lagrange系數b(N)與小數位置值uk相乘后，都可以在一個時鐘周期內用相加的方式完成，占用極少的資源。

簡化Farrow濾波器，需要先交換一下信號順序，先把小數位置值uk完成立方、平方運算，然后與表1中的Lagrange系數做簡化運算，得到FIR濾波器系數v(n)，再與輸入信號做乘加運算，得到濾波器輸出。

表1 立方拉格朗日差值Farrow濾波器系數

將圖1 中的Farrow濾波器簡化后的濾波器如圖2所示。

圖2 簡化后的Farrow濾波器

由于增加了1/6、1/2、1/3等系數，不再耗費乘法器資源，圖2與圖1原始Farrow濾波器相比有巨大的FPGA資源簡化；而且兩者在功能上是完全等價的，只是把輸入數據順序做了交換，就能獲得資源上的節省。表2是對原始Farrow濾波器及簡化Farrow濾波器FPGA資源占用的對比。

表2 原始Farrow濾波器與簡化Farrow濾波器FPGA資源占用對比

由于大量的系數乘以1/6、1/3只需要耗費8次移位和一個比較器即可實現，這不僅節省了FPGA的DSP 資源，同時也減小了時延。

2 Gardner定時誤差檢測器

Gardner算法中的定時誤差檢測[4，7-8](Timing Error Detector，TED)，由于該算法實現難度低，無需判決反饋，只需要保證ADC對傳輸信號做2倍過采樣即可。按文獻[4]內插器的輸出y(r)，在TED模塊內做運算，得出定時誤差值，如圖3所示。

e(r)=y(r-1/2)[y(r)-y(r-1)] 。

(10)

式中：e(r)是誤差檢測值，y(r-1)是y(r)的延時一個采樣周期值，y(r-1/2)是y(r)的延時1/2個采樣周期值。按式(9)要求，對連續采樣的3個點在FPGA內做移位寄存器處理，如圖3所示。

圖3 TED的FPGA實現

3 環路濾波簡化

環路濾波器[9-10]與其余的濾波器作用不同，主要完成帶外干擾濾除，防止系統振蕩。

環路濾波器要求，一是要延遲小(仿真延遲過大會導致系統振蕩)；二是簡單濾除帶外高頻噪聲，所以階數高的環路濾波器是不適用的。因為階數越高，濾波性能雖然越好，處理時延也就越大。所以，設計低階的低通濾波器，簡化濾波器結構是關鍵。文獻[10-11]提出的是2階以上的環路濾波器，與之相對應，此處采用了1階低通濾波器。

圖4對比了2階環路濾波和1階環路濾波性能，可以明顯看出，在相同輸入時，2階環路濾波器濾波性輸出性能與1階環路濾波器輸出信號幾乎沒有區別，但實現時復雜程度和所占FPGA資源高出1倍。

圖4 1階和2階環路濾波器的輸出對比

4 NCO實現

數控振蕩器[11](Numerically-Controlled Oscillator,NCO)是一個相位遞減器，它接收環路濾波器輸出的定時誤差信號，給內插濾波器提供所需要的參數mk和uk。它的差分方程可以表示為

η(m)=[η(m-1)-W(m-1)]mod 1 。

(11)

式中:mod是取余運算；W(m)是環路濾波器的輸出值，也是NCO的控制字步長；η(m)是NCO寄存器內容。NCO開始工作時，設置初始值，寄存器內容η(m)每個采樣周期會減去一個控制字步長W(m)值，每過一次零點產生一個抽樣脈沖mk值，然后計算小數部分uk，送入內插濾波器進行插值。

5 簡化系統的仿真驗證

為了驗證簡化后的Farrow和環路濾波器，搭建了AD9371寬帶收發系統和ZC706 型FPGA板卡實驗環境。

一塊AD9371板卡發送正交相移鍵控(Quadrature Phase Shift Keying，QPSK)調制信號，不帶信道編碼，原始速率100 Mb/s，載波頻段1 600 MHz；α=0.4的根升余弦成形濾波，內插因子2，發送空口速率200 Msample/s。另一塊AD9371板卡接收，加入定時同步模塊后，測試簡化后的定時同步模塊性能。兩塊AD9371板卡收發之間用射頻線和衰減器互聯，模擬加性高斯白噪聲(Additive White Gaussian Noise,AWGN)信道下的定時同步性能。

從接收方的AD9371中摘取出接收信號進行定時同步分析，簡化后的Farrow濾波器和1階環路濾波器總體性能如圖5所示。

圖5 簡化后的定時同步模塊總體性能

圖5中，最上方是AD9371接收的信道突發QPSK調制信號，用4倍過采樣的采樣值；第二幅圖是定時同步模塊估計出來的插值位置小數值；第三幅圖是Gardner算法的定時同步誤差檢測(Timing Error Detection,TED)輸出；第四幅圖是1階環路濾波器輸出值。圖中的TED輸出平穩，定時位置值穩定，證明簡化方法功能正確。

由表3可知，簡化后的定時同步模塊與傳統的Gardner算法模塊相比，接收機接收最大功率在-30 dBm時，誤碼率就到零，靈敏度與傳統Gardner定時同步模塊完全一樣?？梢钥闯觯喕蟮腇arrow濾波器性能與原始定時同步模塊完全一樣，能滿足實際通信系統要求，但實現復雜程度上得到了極大簡化。

表3 測試結果對比

6 結 論

針對AD9371開發中采樣時鐘頻偏大與傳統的Gardner算法定時同步復雜度高這一對矛盾，提出了一種簡化的定時同步方法，對通信系統定時同步模塊中的Farrow和環路濾波器進行結構上的簡化，本質上來看只要對Farrow插值濾波器的輸入信號順序做交換，就能獲得結構上的簡化，且不降低系統性能，因為簡化前后在數學上是等價的。環路濾波器1階與2階性能幾乎沒有差別，但1階環路濾波器時延明顯節省，所需資源也只有一半。在AD9371板卡上的實測結果證明了這是一種成功的簡化方法，具有普遍適用價值。