低噪聲高分辨IC測試系統設計

齊學紅 汪海波

江蘇電子信息職業學院，江蘇淮安223003

0 前言

IC測試系統[1]是保證集成電路穩定可靠的關鍵。IC測試分為晶圓測試、芯片測試和封裝測試。IC測試儀由系統控制器、通信橋、測試頭3部分組成。

DAC芯片測試儀器的性能高于DAC，方可在測量中忽略儀器的失真和噪聲。隨著芯片制造工藝的提升，DAC芯片的分辨率和轉換速率越來越高。DAC的測試要求具有更高分辨率的ADC采集系統。ADC分辨率過高將導致采樣率在幾M以下，無法對高速的DAC進行測試；如果ADC的采樣率較高而分辨率不足，則只能測試更低分辨率的DAC芯片。16位恰好兼顧采集速度和采集精度。鑒于此，設計利用現有的ADC芯片構建低噪聲高分辨率采集電路，采集被測DAC產生的正弦波、方波、鋸齒波和直流信號等，用于對DAC的性能進行評估。

1 系統測試原理及要求

低噪聲信號調理電路獲取被測模擬信號，處于系統的前端，對信號帶寬及動態范圍等具有決定作用。對大信號進行衰減，小信號進行放大，采用固定放大和可調AGC組成級聯電路，獲得幅度接近ADC采樣信號滿量程范圍；設計偏移調節電路，將輸入的共模信號調整到后級電路的中間電平并校正信號調理過程中的偏移，避免信號超過器件允許范圍；設計選取精密的元件和優化電路，減少引入噪聲，實現高信噪比；設計驅動電路，實現同時驅動4個ADC電路，滿足系統時間交替采樣的需要。

信號輸入采樣電路和ADC電路，由SYNC為多路ADC提供同步時鐘，獲得4路并行交替系統需要的低抖動、多相位采樣時鐘；ADC轉換信號輸入FPGA處理器實現信號的存儲和處理，FPGA輸出信號通過ARM和接口電路，由以太網線和LAN線與上位機PC進行數據交換。系統測試方案如圖1所示。

2 系統方案設計

系統主要功能模塊包括低噪聲信號調理通道、時鐘產生電路、高速數據采集單元、數據存儲模塊、以太網接口電路以及電源模塊等，通過以太網與上位機進行數據通信。總體方案如圖2所示。

3 系統模塊設計

3.1 信號調理電路設計

信號調理模塊完成信號的衰減、阻抗變換、放大、偏移、驅動和濾波等功能，滿足ADC輸入電壓要求，同時實現高信噪比[2-4]。

3.1.1 衰減電路設計[5]

采集系統輸入阻抗50/1 MΩ可選，輸入電壓5 VPP。ADC的滿量程輸入為2.5 VPP，需要幅度衰減。有源衰減因外接電源限制其輸入信號幅度；無源衰減電路輸入功率小，難以滿足設計要求，故設計選擇分立元件組成的50/1 MΩ衰減電路。

波形發生器產生波形，經50/1 MΩ的選擇開關電路，1 MΩ電路因分布電容和引線電感影響，設計補償分壓電路，電路設計10倍衰減，無源衰減網絡穩態響應由R2、R3構成的電阻分壓網絡確定，R1、R4、C1～C3為衰減網絡高頻補償電路，其中，C2為可調電容，便于補償調整。50 Ω阻抗衰減電路采用π型，由R5、R6、R7組成。衰減電路設計如圖3所示。

3.1.2 阻抗變換電路設計

50 Ω和1 MΩ輸入因小信號過于敏感導致噪聲信號隨之進入，高輸入阻抗使前級電路對后級驅動能力降低，無法驅動小阻抗負載。針對此設計以運放OPA659為核心，R8、R9、C4～C7元件組成射隨電路，提高輸入阻抗，降低輸出阻抗，實現對輸入信號的緩沖和阻抗變換。阻抗變換電路設計如圖4所示。

3.1.3 增益電路設計[6]

（1）固定增益電路設計

采集系統信號大時需要衰減，而信號小時則需要放大以達到ADC滿量程。設計采用一個固定增益電路和一個可調增益電路達到此功能。固定增益設計為10倍，選取運放LMH6703、R10～R12組成同相放大電路。增益電路設計如圖5所示。

（2）可調增益電路設計

設計以VCA824為壓控增益放大器，犧牲增益獲取帶寬，設計放大倍數1～10可調，DAC電壓經LM431穩壓后與-5 V電源產生增益控制信號，控制信號范圍-1～+1 V。增益電路設計如圖5所示。

3.1.4 偏移電路設計[7]

信號經過衰減、放大等多級電路，元件固有的溫票、零票和失真等使信號中心電平變化，可能超出ADC允許范圍，設計數模轉換芯片LTC2600產生直流電壓作為偏移調節信號，由AD8009運放組成減法電路，實現信號偏移，滿足ADC輸入電壓要求。

3.1.5 ADC驅動電路設計

ADC驅動電路有變壓器耦合、射頻巴倫耦合和全差分運放等形式，設計采用全差分運放構成ADC驅動電路，由高速放大器LMH6553芯片構成ADC驅動電路。電路具有增益可調、前后級隔離、ADC阻抗匹配等優點。

3.1.6 抗混疊濾波電路設計

濾波電路能有效濾除進入ADC電路的噪聲，避免造成帶內混疊，降低動態性能。設計采用典型的π型RC濾波電路，通過仿真和實際調試，設計通頻帶在150 MHz，滿足設計要求。

3.2 時鐘電路設計

ADC量化模擬信號需要穩定的時鐘信號，否則會出現采樣不均、波形不光滑等問題，影響時鐘穩定的因素主要是時鐘抖動。

3.2.1 時鐘消抖電路設計[8-9]

時鐘抖動主要有固定抖動和隨機抖動，前者由可識別信號產生，后者則往往由多種信號疊加而成。為提高ADC性能，采用高穩定性的、具有溫度補償的晶振SiT5155及雙鎖相環芯片LMK04803構成消抖電路，采用差分電路抑制串擾。時鐘消抖電路設計如圖6所示。

3.2.2 時鐘同步設計

系統LMK04803產生4路ADC采樣時鐘，通過SYNC（高電平有效）同步；ADC內部具有時鐘分頻器，使輸入時鐘頻率變為最高采樣頻率的4倍，設計第一個SYNC信號上升沿有效，4個ADC共有4個SYNC同步信號，4路信號同時達到ADC引腳，實現ADC采樣時鐘輸入同步；ADC的16位并行數據與時鐘DCO同步，FPGA內部采用上升沿同步邏輯，將時鐘上升沿設置在數據的中心位置，達到ADC數據采樣同步，ADC同步信號與采樣時鐘時序關系如圖7所示。

3.3 接口電路設計[10]

采集系統接口包括模擬信號系統存儲和數字通信接口。數字通信接口是指FPGA、ARM、上位機及以太網之間的接口電路，如圖8所示。設計采用8位地址總線、16位寬數據總線、讀使能、寫使能、片選和地址線低8位，實現FPGA與ARM的通訊連接；系統ARM采用STM32407芯片實現以太網高速數據收發，選用高性能DP83848作為以太網收發器，實現ARM和以太網高速通訊，以太網通過LAN線與上位機通訊。

4 FPGA控制邏輯設計[11]

系統利用FPGA高速穩定特性，將高速采集信號進行存儲與處理，并對外設計進行控制，FPGA與ARM之間通信控制通過軟件判斷實現，控制流程如圖9所示。

數據存儲是將兩路數據分離再存儲入大容量設備，系統上電后進入IDLE狀態，等待DDR3初始化結束，進入WAIT等待狀態，當接收到上位機的存儲和讀取命令時，分別進行WRITE和READ操作。DDR3控制狀態轉移如圖10所示。

5 系統誤差校準

誤差分析校正方法諸如正弦擬合、自適應、濾波、重構、插值等，系統采用偏移誤差校準、增益誤差校準、時間誤差校準的流程[12-13]。

5.1 偏移誤差

將輸入信號對地短接，測量ADC數據輸出即得到各自的偏移，理論值為32,768，實際受布線等影響會有偏差。上位機對每個ADC偏移誤差獨自處理后采集波形如圖11所示。偏移誤差的采樣結果由采樣值與偏移值之差得到，如表1所示。

表1 偏移誤差統計

5.2 增益誤差和時間誤差

輸入模擬角頻率為Ω0的標準正弦信號，ADC采集信號經傅里葉變換，利用MATLAB對采集數據做FFT變換，得到各自增益系數和信號相位，再分別計算增益誤差和時間誤差。增益誤差和偏移誤差乘以采樣數據得到校正；時間誤差通過時間延遲電路進行修正實現。

6 系統測試

系統性能指標包括分辨率、采樣率、帶寬、信噪比等，分別測試如下：

6.1 分辨率測試

高精度信號源（SPF05A）產生100 kHz、幅度1.25 V、無偏移的鋸齒波，由采集板采集數據，通過LAN線傳輸給上位機，PC上位機顯示采集數據。信號分辨率測試連接電路如圖12所示。

上位機界面獲取測試結果如圖13所示。圖中，數據表采樣數據最大值65,525，由此可見，接近16位，滿足設計要求。

6.2 采樣率測試

如圖12連接采集板，信號源輸出VPP=500 mV，T=1 μs的方波，經過PC統計處理，選取其中兩個靠近上升沿之間的采樣點，得到N=1,000。經測試表明，采樣率fs=109，滿足設計要求，PC波形顯示如圖14所示。

6.3 帶寬測試

如圖12，信號源輸出f= 1 MHz，VPP=500 MV，信號輸出阻抗為50 Ω，保持信號幅度不變，選取代表性的測試點，測量幅度值如表2所示。由表中數據可見，帶寬在170 MHz內，信號幅度接近-3 dB，滿足設計要求。

表2 帶塊測試數據統計

6.4 信噪比測試

如圖12連接電路，信號源輸出f=1 MHz，VPP=1.125(-1 dBFS)，獲取信噪比SNR。數據表明，信號幅值在-1，dBFS處的信號VPP=1.06，經過校準和處理后，得到信噪比SNR=-62.9 dB，采集波形及頻譜如圖15所示，基本滿足要求。

7 結束語

低噪聲、高分辨率IC測試儀信號采集電路設計采用了低噪聲信號調理電路，降低了噪聲干擾，提高了信噪比。設計了可調相位延遲電路消除時鐘抖動；設計了接口電路實現FPGA邏輯控制；分析了偏移誤差、增益誤差和時間誤差。經測定，IC采集系統，分辨率達到65,525（接近16位）、采樣率109、波形信噪比62.9 dB，達到設計要求。