一種CMOS集成基準電壓源的電路設計

貴州電子信息職業(yè)技術學院 舒 梅

基準電壓源在模擬及數、模混合集成電路設計中，是非常重要的電路模塊之一，這類器件的發(fā)展對基準的噪聲、啟動速度、電源紋波抑制比(PSRR)等提出了非常高的要求。通過巧妙設計的帶隙基準電壓以其與工藝、電源電壓、溫度變化幾乎無關的特性，廣泛應用在DC-DC轉換器、發(fā)射電路、LDO線性穩(wěn)壓器及高精度A/D和D/A轉換器等多種集成電路中。本文在傳統(tǒng)的帶隙基準電路基礎上，對基準電壓源提出了一些具體要求及相應的設計指標，最終完成了一種以CMOS為主的集成基準電壓源的電路設計。

1 設計思路

本設計是以傳統(tǒng)的帶隙基準電路為基礎，輔以相關的啟動電路、電壓箝位電路、輸出緩沖電路來實現高精度、低溫度系數、強帶負載能力的設計目的。

由于基準電路存在兩個平衡點，一個是零點，另一個是正常平衡點。為了避免上電后電路工作在零點，需要給它設計一個啟動電路，保證電路在上電后工作在正常平衡點。在核心帶隙基準電路中基準電壓的產生是靠電流鏡中的鏡像電流流經電阻和二極管連接的PNP管形成的，這樣一來，電流鏡的失配就會對輸出基準的精度產生很大的影響，在本設計中的電壓箝位電路就是為了降低電流鏡的失配。在傳統(tǒng)帶隙基準電路中，基準電壓是由鏡像電流流經一個電阻產生的電壓疊加在一個VBE上形成的，這樣的基準輸岀電阻比較高，在使用中需要在基準和后續(xù)電路之間加一個緩沖器，這樣就限制了基準源使用的靈活性。所以在本設計中為了實現基準輸出帶負載能力強的指標，在帶隙基準的輸出級加了一個單位增益的輸出緩沖級，但是這樣會使電路的PSRR降低。

通過以上的分析，得出具體的基準構架如圖1所示。

圖1 基準源電壓的基本構架

2 子電路的設計

本設計中包括基準核心產生電路、啟動電路、電壓鉗位電路和輸出緩沖電路。以下對它們進行逐一介紹。

2.1 基準核心產生電路

我們都知道在集成電路中，與電源電壓無關的常用標準有如下的三類：

（1）由NPN管反向擊穿BE結構成的齊納二極管的擊穿電壓VZ，VZ= 6～9V，它的溫度系數為：

（2）BE結二極管的正向壓降VBE，VBE= 0.6～0.8V，它通過對溫度求導，其溫度系數為：

（3）等效熱電壓Vt，Vt= 26mV，其溫度系數為：

圖2 帶隙基準電壓源原理框圖

由此可見，這三種標準電壓的溫度系數有正也有負。利用VZ、Vt和VBE的溫度系數符號正好相反，以及集成電路中元器件之間匹配和溫度跟蹤較好的特點，將這三種標準電壓進行不同的組合，可以得到不同的對電源電壓及溫度不敏感的基準電壓。

圖2所示是帶隙基準電壓源的原理框圖，從圖中可以看出，基準電壓VREF由具有負溫度系數(約為-2mV/℃)的E-B結電壓VEB和具有正溫度系數的熱電壓Vt通過線性疊加，從而實現了室溫下具有零溫度系數的基準輸岀。從框圖中可以看出VREF=VEB+mVt，與電源電壓無關。

圖3所示為帶隙基準核心電路的具體實現電路，下面進行簡單的說明。圖中由M1、M2、M3組成的鏡像電流源，使流過三個管的電流相等，均為I；由M4、M5組成的電壓鉗制電路，使A、B兩點的電壓能夠保持一致。電壓鉗制電路和鏡像電流源在一起組成了一個PTAT源，通過用它的正溫度系數去補償P-N結的負溫度系數，得到了基本上不隨溫度變化的基準電壓。

經過分析計算得出在-20℃～100℃的溫度范圍內，基準電壓VREF的變化過程為：

圖3 帶隙基準核心電路

1.256128227V～1.2568V～1.255377591V，其最大偏差為0.001422409V，這個值是很小的，說明該基準電壓源的溫度特性比較好。

2.2 啟動隔離電路

由于前面的核心電路在電源接通以后，所有的晶體管都有可能傳輸零電流，那么該電路就可能會無限期的保持中斷，將導致整個電路無法正常工作。為了避免電路上電后可能會工作在平衡零點，就需要用一個啟動電路來保證上電后電路能進入正常工作狀態(tài)。在電路達到正常工作平衡點后，需要有一條支路把啟動電路和基準核心電路隔離開，避免因為啟動電路輸出點對基準核心電路中的電壓鉗制作用而破壞電路的功能，所以這部分電路叫做啟動隔離電路。

圖4 啟動隔離電路

本設計中的啟動隔離電路如圖4所示，電路中a點電壓取自帶隙核心電路中電阻R1的上端，b點輸出電壓接到電流鏡的柵級。電路剛上電的瞬間，a點為低電位，經過M1和M2組成的反相器后得到一高電平驅動M3管導通，電源開始對電容C0充電，b點電位開始上升，驅動帶隙核心電路中的電流鏡支路，從而驅使整個電路進入正常工作狀態(tài)。當電路達到穩(wěn)態(tài)后，a點取樣來的電壓為高電平，經反相器后使M3管關斷，因為這時電路已進入穩(wěn)定工作狀態(tài)，電容C0對直流電源vdd呈現為斷路，b點和啟動電路隔離開來，達到了啟動隔離的作用。

這一啟動隔離電路的優(yōu)點是原理簡單，邏輯思路明確。其缺點是電容C0的存在會使電路的啟動時間受到限制，并且在電路中引入電容會使芯片電路的版圖面積增加。

2.3 電壓箝位電路

在前面介紹的帶隙基準核心電路中，電流鏡中的電壓箝位是靠由M4、M5管構成的NMOS鏡像電流源實現的，這是利用鏡像電流源能降低對電源電壓的敏感度原理來實現的。但是這個電壓箝位電路過于簡單，不能很好的鉗制兩條電流鏡支路上的電壓，從而會引起電流鏡的失配。

我們知道，運算放大器的兩個輸入端之間只存在很小的失調電壓，它們之間可以看作是虛短路的，這樣就可將兩點的電壓鉗制的很好。鑒于本設計對精度的要求不是特別高，該電壓鉗制電路用差分放大器就能達到指標要求。如圖5所示，P5、P6構成的PMOS鏡像電流源為差分放大器的有源負載，N3、N4構成的NMOS鏡像電流源為差分對提供偏置電流，偏置電流Iss由帶隙基準核心電路中的電流鏡鏡像而來。差分對的輸出取自N1管的漏級，該輸出接到各條電流鏡支路中PMOS管的柵級，形成一個反饋回路。這樣可改善普通電流鏡電路中由于其中一條支路的PMOS器件柵源互連所帶來的電流失配。

圖5 電壓箝位電路

圖6 單位增益的輸出緩沖級

2.4 輸出緩沖級

如圖6所示，本設計中的輸出緩沖級采用的是一個單位增益的差分放大器，這級電路具有正的溫度系數，要得到低溫度系數的輸岀電壓，需要調節(jié)前級電路的溫度系數來補償這一正溫度系數。從圖6中可以看出，加了這一級后，當電路達到穩(wěn)態(tài)工作時，各MOS管均工作在飽和狀態(tài)，輸出電阻很小，電路的輸岀驅動能力得到了提高。

結語：總的來說，本設計基本完成了對整個“CMOS集成基準電壓源”的設計，若在后期的工作中對設計做進一步的完善，則所得到的芯片將基本上都具有CMOS集成基準電壓源所具有的“高精度、低溫度系數、強輸出驅動能力”等功能。由于受制造工藝的影響，芯片的性能可能和設計所要求的技術指標略有偏差。