基于FPGA技術高精度響應時間測試裝置的研究與開發(fā)

黃 焜，楊 穎

（國核自儀系統(tǒng)工程有限公司 工程中心，上海 200241）

0 引言

核電廠的安全性至關重要，任何影響核電運行安全的可能風險都應消除。為保證核電廠在規(guī)定的運行限值和條件下運行，及時查明系統(tǒng)和部件的各種性能下降以及可能導致的不安全工況或者任何不良趨向，要求必須進行定期試驗。以國內(nèi)某非能動安全型核電機組為例，設計壽命周期60 年，每18 個月一次反應堆保護系統(tǒng)（以下簡稱：PMS）定期試驗，則壽期內(nèi)共進行40 次試驗，其中包括PMS 儀表通道校準、PMS 驅(qū)動設備試驗、PMS 響應時間試驗等。其中，響應時間測試是PMS 的預運行試驗項目，也是定期試驗的重要內(nèi)容，預運行試驗需要完成4 個序列的響應時間測試，試驗工期在30 天左右，定期試驗通常安排在停堆換料期間進行，試驗工期約7 天。

響應時間測試以往大多采用手動測試方法，通過多功能示波器單點、單回路模擬現(xiàn)場信號并同步記錄響應時間，該方法測試效率低、工作量大。隨著近幾年測試技術的進步，國外儀控公司相繼成功研發(fā)了基于CPU 的系統(tǒng)級響應時間測試裝置，并有效地應用于實際測試中。該裝置造價較高并受技術封鎖，國外公司僅以租賃方式提供服務，單臺設備單次計費高達200 萬元人民幣，完成機組壽期內(nèi)定期響應時間測試預估耗費近8000 萬元。因此，研究與開發(fā)具有自主知識產(chǎn)權的該套裝置非常必要。

國核自儀系統(tǒng)工程有限公司研發(fā)的新一代基于FPGA技術的反應堆保護系統(tǒng)及其平臺—— “和睿保護”NuPAC，是全球唯一一家同時取得美國核管會（NRC）及中國核安全局（HAF601）認證產(chǎn)品，為有效保障該系統(tǒng)在國產(chǎn)化非能動核電機組的安全應用，必須開發(fā)一套完全具有自主知識產(chǎn)權的響應時間測試裝置。經(jīng)過大量試驗和分析表明，基于FPGA 技術測試裝置較基于CPU 技術測試裝置響應時間更快，測試精度由1ms 提高至0.1ms，工作效率更高，測試費用更低，預期下降70%。鑒于公司在FPGA 芯片集成及開發(fā)應用上的經(jīng)驗，組織研發(fā)基于FPGA 技術的PMS 響應時間測試裝置非常必要，也具有先天優(yōu)勢。

1 設計方案

1.1 PMS響應時間測試

1.1.1 響應時間測試目的

驗證保護系統(tǒng)具備技術規(guī)格書中要求的時間內(nèi)完成RT/ESFAS 驅(qū)動的能力。響應時間測試使用測試裝置進行測試，測試時需將被測序列與其他序列、現(xiàn)場就地設備斷開連接，并與測試裝置連接。通常在停堆換料期間進行，以減小PMS 誤動或拒動的風險。對于有超前滯后補償環(huán)節(jié)的參數(shù)，在進行響應時間測試前，需關閉超前滯后環(huán)節(jié)。

1.1.2 響應時間測試原理

通過響應時間測試裝置，模擬現(xiàn)場傳感器信號輸入和其他序列的狀態(tài)輸入，觸發(fā)被測序列驅(qū)動，并將該驅(qū)動信號輸出至響應時間測試裝置。響應時間測試裝置將記錄發(fā)出信號至收到驅(qū)動信號響應的時間，記錄系統(tǒng)響應時間。

1.2 FPGA技術

當今社會，信息通信技術在人類的生活、工作、學習、娛樂等多方面起到了極其重要的作用，促進了全人類經(jīng)濟與文化的不斷發(fā)展。其中，F(xiàn)PGA（Field Programmable Gate Array，現(xiàn)場可編程門陣列）作為可編程邏輯器件的一種，因具有可即時編程、重復編程、可并行執(zhí)行任務、使用靈活等其他電路沒有的優(yōu)點，在通信、數(shù)據(jù)處理、網(wǎng)絡、儀器、工業(yè)控制、軍事、航空航天等眾多領域得到了廣泛應用，目前已成為實現(xiàn)數(shù)字系統(tǒng)的主流平臺之一。

圖1 保護系統(tǒng)響應時間測試裝置系統(tǒng)結(jié)構圖Fig.1 System structure diagram of protection system response time test device

隨著技術的進步，F(xiàn)PGA 生產(chǎn)成本不斷降低，在密度、性價比、系統(tǒng)集成能力、可編程性等方面呈現(xiàn)出了明顯優(yōu)勢。在無線通信、數(shù)字信號處理、圖像以及語音處理、計算機網(wǎng)絡等應用領域，現(xiàn)存的標準商品化CPU 和DSP 難以滿足軟件數(shù)據(jù)加密算法的速度要求，而且電路中其他大量的工作也占用CPU 與DSP 的資源，利用FPGA 的高度優(yōu)化可編程硬件安全解決方案可以增強系統(tǒng)的并行處理能力，并且能夠達到所要求的處理性能，利用實時性好，板內(nèi)、板間自定義的高速接口，以FPGA 為核心的實時信號處理器的時鐘延遲可以達到納秒級，因此FPGA 非常適合超高速和實時信號處理領域。

本裝置使用的FPGA 卡件具有128 個通道，采用Kintex-7 系列的新型FPGA，該系列具備大批量光學有線通信設備應用所需的高性能和低成本優(yōu)化的串行連接性、存儲器和邏輯性能，同時實現(xiàn)信號處理性能、功耗和成本的最佳平衡，100Mhz 的時鐘具有抖動小，同步精度高的特性。

1.3 系統(tǒng)總體結(jié)構

保護系統(tǒng)響應時間測試裝置（下稱“裝置”）的系統(tǒng)結(jié)構如圖1 所示，裝置由兩個機柜組成，分別為信號仿真與采集柜（SAC）和跨序列通訊模擬柜（ICC）。

1.3.1 信號仿真與采集柜

SAC 功能是用于向PMS 注入仿真的現(xiàn)場信號及采集PMS 的輸出，并記錄PMS 的響應時間。SAC 中包括一臺基于PXI 平臺的測試機箱，該機箱中配置了信號仿真和采集的相關卡件，包括電流輸出卡件、電壓輸出卡件、數(shù)字輸入卡件、脈沖輸出卡件、繼電器卡件以及計時卡件，這些卡件通過硬接線與被測PMS 連接，在單序列響應時間精度測試中模擬現(xiàn)場傳感器信號以及手動開關信號注入PMS。基于PXI 機箱自帶的背板觸發(fā)總線實現(xiàn)各板卡間微秒級同步觸發(fā)功能，保證了觸發(fā)信號的同步性和響應時間的準確性。

除此之外，SAC 中配置的轉(zhuǎn)接板，完成了信號由PXI板卡至高密度連接器的轉(zhuǎn)接和調(diào)理工作；不間斷電源模塊可以提供5min 用電時間，提高測試裝置的可靠性和穩(wěn)定性。

1.3.2 跨序列通訊模擬柜系統(tǒng)結(jié)構

ICC 中包括光電轉(zhuǎn)換器、通訊背板、通訊模塊、處理器、數(shù)字量輸入輸出模塊、連接器和端子等，該機箱采用與被測PMS 相同的設備。ICC 通過光纖與被測PMS 連接，SAC 與ICC 間使用硬接線連接，SAC 發(fā)送給ICC 的數(shù)字量硬接線信號作為ICC 的模擬跨序列通訊信號。因此，該裝置是由位于SAC 的控制器來控制整套裝置的運行的。

ICC 功能是用于仿真跨序列通訊信號和接收被測對象輸出的跨序列通訊數(shù)據(jù)的機柜，為被測序列創(chuàng)建測試環(huán)境以及支持測試跨序列信號觸發(fā)保護動作的響應時間。

2 測試裝置精度測試

2.1 測試裝置精度測量原理

響應時間測試裝置（以下簡稱：測試裝置）基于FPGA 技術，通過繼電器卡提供一組高低電平信號，計時卡件（PXIe-7822R）與計量設備同時記錄這組高低電平信號從上升沿到下降沿的時間。

繼電器卡分別與計時卡件以及在校準有效期內(nèi)計量設備示波器連接；確認繼電器卡處于低電平斷開狀態(tài)，閉合繼電器通道，繼電器卡回路輸出一個上升沿信號，并保持24V 高電平。當繼電器卡輸出回路電壓上升至21.6V（24V×90%）時開始計時，測試裝置計時卡件記錄時間為T1'，同時計量設備記錄時間為T1''；隨機等待一段時間，該段時間可用軟件控制，應在20ms ～2s 之間隨機選取，并在所有測量次數(shù)中滿足正態(tài)分布。斷開繼電器通道后，繼電器卡輸出一個下降沿信號，并保持0V 低電平，當繼電器卡輸出回路電壓下降至2.4V（24V×10%）時計時結(jié)束，計時卡件記錄時間為T2'，計量設備記錄時間為T2''。分別計算計時卡件和計量設備測得的響應時間，計時卡測得的響應時間為ΔT'= T2'-T1'，計量設備測得的響應時間為ΔT''= T2''- T1''，計量設備與計時卡件記錄的響應時間的差值即為計時卡精度δ=|ΔT''-ΔT'|，每個通道重復測量10 次后，計算每個通道的最大誤差。原理圖如圖2 所示。

2.2 測試裝置精度測量結(jié)果

測試裝置使用的計時卡件具有128 個獨立的計時通道，這些獨立的計時通道均由計時卡中的FPGA 芯片控制。由于FPGA 執(zhí)行的是互不干涉的硬邏輯電路，并且并行運行，所以各測量通道之間相互獨立互不影響。在測試小車的設計過程中，涉及到118 個計時通道的使用。在測量系統(tǒng)精度時，對118 個測量通道進行抽樣測試，抽樣的比例為100%。通過軟件控制，在20ms ～2s 之間隨機選觸發(fā)時間，取每個通道進行10 次測量，共進行1180 次測試，取誤差最大的結(jié)果作為單通道精度，通過實例化測試，分析測試裝置的功能和性能，測試結(jié)果見表1。

圖2 精度測試原理圖Fig.2 Schematic diagram of precision test

表1 計時卡件各通道最大誤差記錄表Table 1 Record of maximum error of each channel of timing card

圖3 測試小車各計時通道最大誤差統(tǒng)計圖Fig.3 Statistical chart of maximum error of each timing channel of test car

由數(shù)據(jù)統(tǒng)計表制作下圖，計時通道最大誤差統(tǒng)計圖如圖3 所示。

由圖3 可知，測試裝置基于FPGA 技術，利用FPGA速度快、實時性好的特點，系統(tǒng)的并行處理能力增強，實時信號處理器的時鐘延遲可以達到納秒級，測試裝置測量精度可達0.1ms，填補了國內(nèi)技術空白。對比國內(nèi)外同類產(chǎn)品，基于FPGA 的核安全級高精度響應時間測試裝置具有領先的性能，較高的性價比。

3 結(jié)束語

國核自儀研發(fā)的PMS 響應時間測試裝置打破了國外對核安全級高精度儀控響應時間測試的技術壟斷，基于FPGA技術的高精度響應時間測試裝置的測量精度可達0.1ms，計時卡件的精度達納秒級，達到國際領先水平，填補了國內(nèi)技術空白。基于FPGA 技術的高精度響應時間測試技術，因具有高速數(shù)字信號處理的能力，高度實現(xiàn)系統(tǒng)的實時性的特點，在應用于大型核電機組的同時，還可以推廣至其他核電廠進行使用，對于軌道交通、重型燃機、航空航天等高可靠性、高實時性要求的高端工業(yè)控制領域，故該項技術仍有良好的應用前景。

同時，該測試裝置已成功應用于非能動核電廠PMS 響應時間測試，該裝置具有測試過程操作簡單、測試速度快、成本低的特點，首次應用期間幫助業(yè)主節(jié)省1 天實驗窗口期，取得了良好的測試測評結(jié)果，可替代國外租賃產(chǎn)品。