基于有限元的疊層母排優化設計方法

張鵬程，張正卿，吳 鈁，帥驍睿，李 銳

（武漢第二船舶設計研究所，武漢 430205）

0 引言

船用電力電子變換器正朝著高效率、高功率密度、高電能質量和高可靠性等方向發展。功率半導體器件作為電力電子變換器中的核心部件，其開關速度正逐漸增加，比如SiC等寬禁帶半導體器件的開關速度已達到幾十ns。較快的開關速度會造成較大的di/dt，從而在開關過程中通過換流回路的雜散電感形成較高的電壓尖峰，不利于半導體器件的安全穩定運行以及變換器部件的選型設計。因此，為匹配較快的開關速度，換流回路中母線電容與半導體器件之間的連接部件需具有較低的雜散電感。

相比于傳統同軸電纜以及銅條等的回路連接方式，疊層母排由于其低雜散電感特性廣泛成為變換器母線與開關器件之間的連接部件。目前有文獻針對疊層母排的雜散參數的計算與優化設計開展了研究[1-2]。文獻[3-4]推導出了疊層母排雜散參數的解析表達式，但解析表達式并不適用于層數較多、結構較為復雜的疊層母排，同時不能反映過孔、接線柱等部件對雜散電感量的影響。文獻[5]探索了兩電平結構三層母排與兩層母排雜散電感量的區別，并研究了電容排布方式對雜散電感量的影響。文獻[6]探索了三電平結構器件排布順序對母排雜散電感量的影響，提出了較為優化的器件排布方式。

本文以有限元軟件為工具，系統地分析了疊層母排各結構參數對雜散電感的影響規律，并通過這些規律提煉出疊層母排優化設計的規則，并以三電平逆變電源為實例，驗證這些設計規則的有效性。

1 疊層母排低雜散電感特性分析

相比于同軸電纜以及銅條，疊層母排具有更小的雜散電感的原因在于疊層母排所具備的交疊特性。疊層母排將多層母排疊壓，中間用很薄的絕緣層隔離，利用兩層電流方向相反的母排之間的互感，從而減小母排的總雜散電感。從電路模型的角度分析，兩層疊層母排等效電路模型如圖1所示，L1是上層母排的自感，L2是下層母排的自感，M12是上下兩層之間的互感，由于電流方向相反，總電感量為：

通過將上下兩層緊密貼合，使兩層母排之間的耦合系數接近 1，從而極大地減小疊層母排總雜散電感。

圖 1 疊層母排磁場分布

從磁場分布的角度分析，如圖 1為兩層疊層母排的磁場分布圖，從圖中可知磁場集中在兩層疊層母排之間的交疊區，而在疊層母排以外的空間，磁場由于方向相反而互相抵消，從而極大地減小了空間中的磁場能量JM，而空間磁場能量與電感量有如下關系

表1為厚度T=1 mm，間距d=2 mm，寬度b=200 mm，長度a=200 mm的兩層疊層母排內各區域磁能占比，根據表1可知，磁能主要集中于交疊區，而在交疊區以外，磁場因電流的反向交疊相互抵消，從而極大地減小了疊層母排的總雜散電感。

表1 分區磁能占比

根據以上分析可知，疊層母排的低雜散電感特性主要來源于其電流回路的反向交疊。因此在疊層母排的設計過程中，母排之間的交疊程度是最需關切的因素，能夠增加交疊程度的措施會減小雜散電感，而減小交疊程度的措施往往會增大雜散電感。

2 疊層母排結構參數對雜散電感的影響

本章以兩層疊層母排為例，利用有限元仿真工具，探索各參數對疊層母排雜散電感量的影響。圖2為兩層疊層母排結構示意圖，b為疊層母排寬度，T為厚度，d為兩層母排間距，s為換流回路長度。

圖2 兩層疊層母排結構尺寸

2.1 頻率f與厚度T對雜散電感量的影響

頻率f指開關過程的等效頻率，該頻率取決于開關時間Tswitch：

頻率主要影響電流在母排內的分布，頻率越高，集膚深度越小，電流就越向表面集中，集膚深度δ表達式為：

根據式(4)，100 kHz的電流在銅排內的集膚深度為0.21 mm，如圖3所示為100 kHz電流在母排內的分布情況（電流全部集中在下邊沿）；當電流頻率減小為10 kHz時，電流在母排內的分布情況如圖4所示。可以看出當電流頻率減小時，電流在母排內的分布更加均勻，而導體中磁通量密度B的分布形式與電流密度的分布相似，因此隨著頻率的減小，母排的雜散電感逐漸增大。

然而頻率只影響疊層母排導體區內的磁場能量，根據上文的分析，導體區內的磁場能量只占疊層母排總磁場能量的一小部分，因此頻率對疊層母排雜散電感的影響較小，是雜散電感的次要參數。圖5是不同母排間距下雜散電感隨頻率的變化。根據圖5可以看到，當電流頻率超過200 kHz后，雙層疊層母排雜散電感隨頻率的變化很小，可以近似忽略。

圖3 100 kHz電流分布

圖4 10 kHz電流分布

圖5 疊層母排雜散電感隨頻率變化曲線

但需要注意的是，在多層疊層母排中，不相鄰的兩層母排之間的間距同時也包含了母排的厚度，圖 6(a)為三層疊層母排，當電流去線與回線分別流經第一層和第三層時，去線與回線的間距也包含了中間層的厚度，為2d+T。因此本文將圖6(a)的疊層母排結構與圖 6(b)的疊層母排結構對比，以探究厚度T對多層疊層母排雜散電感的影響。經Ansys仿真可得，圖 6(a)與圖 6(b)的雜散電感量十分接近，這是由于在中間層的上下表面分別感應了與第一層和第三層方向相反的渦流，磁場在中間層導體內部均抵消，如圖 7所示。因此厚度T對于多層疊層母排的雜散電感量也幾乎沒有影響。

圖6 中間層對雜散電感的影響

圖7 中間層屏蔽效果

2.2 疊層母排間距d對雜散電感量的影響

當母排間距d遠小于疊層母排寬度b時，疊層區的磁場強度B主要取決于疊層母排的寬度b，而不隨間距d的變化發生改變，疊層區的體積與母排間距d成正比，因此疊層區的磁場能量與母排間距d成正比。考慮到疊層區中磁場能量占總磁場能量的絕大部分，因此疊層母排的雜散電感近似正比于母排間距d，仿真結果也驗證了這一結論，如圖8所示。

圖8 間距對雙層母排雜散電感影響

2.3 疊層母排寬度b對雜散電感量的影響

疊層區磁場強度H及磁感應強度B與疊層母排寬度b成反比，而疊層區體積與疊層母排寬度b成正比，疊層區磁場能量公式為：

根據式(5)，可以得到疊層區磁場能量與寬度b成反比。考慮到疊層區中磁場能量占總磁場能量的絕大部分，因此疊層母排的雜散電感近似反比于母排間距b，仿真結果也驗證了這一結論，如圖9所示。

圖9 寬度對疊層母排雜散電感影響

2.4 換流回路長度s對雜散電感量的影響

圖10 換流長度對雜散電感量的影響

圖10為換流回路長度s由25 mm變化到150 mm時的L-s仿真曲線，由圖可以看出，當s增加一倍時(從s=75 mm到s=150 mm)，疊層母排回路的雜散電感從5.2 nH增大到7 nH。由此可以得到以下結論：當換流回路長度s增大一倍，換流回路雜散電感L近似增大0.3倍。

2.5 過孔對雜散電感量的影響

為了與開關管、二極管以及電容等器件連接，疊層母排各層不可避免需要增加過孔。增設的過孔會削弱母排之間的交疊程度，從而增加疊層母排的雜散電感。

圖11 過孔位置坐標圖

本文考察處于不同位置的過孔對疊層母排雜散電感影響的大小。如圖11所示為雙層母排簡化三維模型，其中母排尺寸為：寬度b=200 mm，厚度T=2 mm，間距d=2 mm，長度l=200 mm，換流回路長度s=100 mm。過孔直徑為30 mm，坐標中心為兩個導體柱的中點，過孔圓心位置坐標為（x, y）。

未開孔時，雙層疊層母排雜散電感為L=5.98 nH，母排表面電流密度分布如圖 12所示。圖13表明，導體柱之間的電流密度高于導體柱兩邊以及外面的電流密度，并且越靠近導體柱，電流密度越高。

圖 12 母排表面電流分布

開孔位置對雙層疊層母排雜散電感的影響如圖14所示，結合圖11以及圖14可以看出，當過孔位置位于電流密度較大的區域時，其對母排雜散電感的影響就越大。在本模型下，當過孔中心距離導體柱最近(過孔中心坐標(0, 30 mm))時，開孔引入的附加電感ΔLs約為0.525 nH，達到了原疊層母排雜散電感值得 8.8%。在母排實際設計中，為減小雜散電感，過孔應盡量避免處于電流密度較高的區域。

圖13 過孔對表面電流分布的影響

圖14 過孔對雜散電感的影響

2.6 非交疊連接件對雜散電感量的影響

不同層之間需要導體柱進行連接，以infineon primepack封裝為例，IGBT的引出端需要直徑為10mm的導體柱連接，經Ansys仿真可得，該導體柱每1 mm長度會引入雜散電感量為0.98 nH。

當部分器件需要疊層母排引出連接條進行連接時，如圖15所示，該連接條由于不交疊，也會引入較大的雜散電感量。經Ansys仿真分析，厚度為2 mm，寬度為20 mm的連接條，每1 mm長度會引入0.853 nH的雜散電感量。

圖15 疊層母排連接條

3 疊層母排設計規則與優化實例

3.1 疊層母排設計規則

根據上述結構參數與雜散電感的關系，可以提煉出以下疊層母排的設計規則：

1）疊層母排層數是影響雜散電感量的關鍵參數，需注重對疊層母排層數的優化。

母排間距對雜散電感量有較大影響，母排間距主要取決于母排厚度，絕緣層厚度以及母排層數。根據上文論述，在多層母排中，母排厚度對雜散電感量幾乎沒有影響，而絕緣層厚度主要取決于耐壓需求，因此母排間距主要取決于母排層數的設計。一般而言，對于一個N電平中點鉗位電路，其疊層母排層數可以優化至 2(N-1)層[2]。根據下文優化實例可知，通過合理的排布，三電平逆變器母排層數可進一步優化為2(N-1)-1層。

2）電流方向與器件擺放方向應垂直

通過令電流方向與器件擺放方向垂直，可以增大母排寬度b，減小換流回路長度s，從而減小母排雜散電感量。如圖 16（a）所示為電流方向與器件擺放方向平行的布置方式，電流路徑為S1-S2-C，走向與y軸平行，器件擺放方向同樣與y軸平行，從而構成了狹長形狀疊層母排。如圖16（b）所示為電流方向與器件擺放方向垂直的布置方式（電流走向沿y軸，器件擺放方向沿x軸），相比于圖16（a）中的排布方案，換流回路長度s減小，母排寬度b增加，經仿真計算可得圖16（b）中的垂直排布方式雜散電感量更小。

圖16 電流方向與器件擺放方向（a）平行,（b）垂直

3.2 三電平逆變器母排優化實例

如圖17所示為100 kW逆變模塊電路圖以及三維結構圖。在圖17中，A、B、C三相依次排列，直流電容布置在A相相臨的側面，直流電容與C相的電流路徑最長，因而C相母排雜散電感最大。

圖17 逆變模塊原始三維結構

圖18 (a)所示為三電平電路拓撲結構，其中虛線部分為長換流路徑；圖18(b)所示為疊層母排的側視圖；圖18(c)所示為疊層母排的俯視圖。經Ansys仿真可得長換流路徑雜散電感為97.1 nH。根據上文所總結的三個規則，對該母排設計做如下優化：

圖18 疊層母排原始布置

1）通過合理布置，將母排層數由4層優化為3層，母排布置如圖19(c)側視圖所示；

2）將器件擺放方向與電流走向垂直，器件布置如圖19(b)所示；

圖19 疊層母排排布優化

3）盡量平鋪各層母排，在保證絕緣的情況下盡量減小過孔面積，各層結構如圖20所示。

經上述設計規則進行優化后，通過Ansys仿真可得長換流回路母排雜散電感只有43.77 nH，相比于原設計的97.1 nH，雜散電感量得到了顯著優化，驗證了上述設計規則的有效性。

4 結論

本文基于有限元方法，得到了疊層母排雜散電感量與結構參數之間的規律，提煉出了疊層母排的設計規則。以三電平逆變電源為典型實例進行對比仿真分析，驗證了疊層母排雜散參數規律的準確性以及疊層設計規則的有效性。

圖20 優化后疊層母排各層結構圖