一種基于頻率預測算法的快速鎖定全數字鎖相環

譚寧禹

摘要：近年來，5G和物聯網應用對片上系統時鐘提出了新的需求。鎖相環在片內發揮著重要的作用，以產生不同的時鐘源。這些新需求的主要關注點快速鎖定、低功耗、低噪聲和小面積。隨著CMOS工藝的發展，模擬鎖相環的工作電壓逐漸降低，其設計面臨著巨大的挑戰。根據市場需求，采用全數字鎖相環（ADPLL）進行數字設計，以減少設計時間和設計工作量。此外，使用標準單元實現的ADPLL不僅可以加快設計時間，而且可以提高可移植性。當系統處于休眠狀態時，鎖相環功耗控制著系統的待機功耗。因此，如果鎖相環可以快速鎖定頻率和相位，鎖相時間就可以減少，這樣鎖相環就可以在低功率模式下關閉。本文提出了一種基于頻率預測算法的快速鎖定ADPLL。該鎖相環在中芯國際130nm CMOS-Y-藝中進行了實現和驗證。

關鍵詞：全數字鎖相環;快速鎖定;頻率預測算法

0引言

近年來，隨著5G和物聯網的發展，鎖相環（PLL）在片上系統（soc）中扮演著重要的角色。在一個soc中，通常需要幾個鎖相環為不同的I/O接口提供不同的時鐘源。鎖相環產生不同的頻率，適用于不同的應用場合，廣泛應用于移動通信系統、無線通信系統和生物醫學電子領域。傳統鎖相環是由電荷泵鎖相環實現的，在先進的CMOS工藝中，鎖相環的設計面臨泄漏電流的挑戰。此外，電壓控制振蕩器（Kvco）的增益由于控制電壓范圍的縮小而增大。因此，它很容易遭受噪聲對控制電壓的影響。傳統鎖相環中含有一些無源器件，模擬環路濾波器芯片面積大、成本高。并且傳統鎖相環鎖相時間長，功耗高。因此，隨著工藝尺度的減小，由VCO、電荷泵和模擬環路濾波器組成的鎖相環不適合新的要求，即低功耗、低電壓、低芯片面積，尤其是快速鎖定。

全數字鎖相環（ADPLL）利用了CMOS工藝的優點，與傳統鎖相環相比，ADPLL采用數字電路代替無源器件。將VCO轉換為數字控制振蕩器（DCO），并將模擬濾波器轉換為數字濾波器。芯片尺寸減小，芯片成本相應降低。因此，ADPLL可以在低電壓下工作，芯片面積小。

為了實現快速鎖定，需要對全數字鎖相環引入快速鎖定算法。這里采用了一種新穎的頻率預測算法來對數控振蕩器控制字進行預測，來加快鎖定速度。

1快速鎖定全數字鎖相環

1.1全數字鎖相環架構

采用基于計數器的全數字鎖相環系統結構，本論文提出了一種寬頻帶的，低功耗的、能夠實現自適應快速鎖定的全數字鎖相環系統架構，如圖1所示。其中，模擬電路包括數字時間轉換器、時間數字轉換器、LC數控振蕩器。高速數字電路包含有snapshot電路、可變時鐘相位累加器、E-A調制器。而低速數字電路則包含有限狀態機、數字濾波器、相位檢測器、DTC增益校正電路、TDC輸出擴展電路、DCO增益校正電路、DCO細調bank行列控制邏輯、DTC輸入溫度碼解碼電路。

首先，整數輸入分頻比和輸出時鐘分別累加得到整數相位與可變相位。之后，這兩個相位被送到相位檢測器中進行做差，得到整數相位差。同時，參考時鐘通過數字時間轉換器進行延遲，得到。采用一個快照電路提供重定時時鐘cKR和門控時鐘CKG，利用時間數字轉換器檢測CKG和之間的分數相位差。隨后，整體的相位差通過將和相加得到。最后，一個數字濾波器將處理得到數控振蕩器控制字來控制數控振蕩器的振蕩頻率。

1.2頻率預測算法

快速鎖定算法在原理上包含兩種類型。第一個是在環路開始運行之前預測數控振蕩器控制字。該方法減小了初始相位差。另一種是采用換檔算法自適應控制帶寬。既滿足鎖定速度的要求，又滿足相位噪聲的要求H。

由于我們為了獲得較好的相位噪聲，選擇了LC振蕩器，而不是環形振蕩器，LC振蕩器的調諧曲線并不是嚴格線性的，所以與環形振蕩器相比其頻率預測無法直接精確得到控制字的值，但是由于粗調和中調陣列的調諧步長較大，所以仍然可以得到較為精確的預測值。

2仿真結果

本ADPLL在中芯國際130nm CMOSI藝中實現。系統功耗總結如下表1。系統性能總結如表2所示。系統版圖如N3所示。

3總結

本文提出了一種新的快速鎖定全數字鎖相環，該ADPLL具有功耗低、面積小、噪聲低、鎖相速度快等優點。引入的頻率預測算法可以在環路鎖定開始前完成數控振蕩器控制字的預測，從而極大減小上電和跳頻時的鎖定時間，滿足快速鎖定的需求。