基于SET的最佳通用邏輯門(mén)ULG.2電路優(yōu)化設(shè)計(jì)

王 芳，孔偉名，應(yīng)時(shí)彥，喬天澤

(1.浙江藝術(shù)職業(yè)學(xué)院 影視技術(shù)系，浙江 杭州 310053；2.浙江工業(yè)大學(xué) 信息工程學(xué)院，浙江 杭州 310023)

隨著半導(dǎo)體制造工藝的不斷提升， FinFET技術(shù)使得MOSFET器件的工藝尺寸再次壓縮到了7 nm階段，但是MOS技術(shù)將在3 nm達(dá)到其工藝和物理極限[1]。研發(fā)非經(jīng)典MOSFET的新型納米電子器件如單電子晶體管(Single electron transistor, SET)、碳納米管場(chǎng)效應(yīng)管(Carbon nanotube field effect transistor, CNTFET)、量子細(xì)胞自動(dòng)機(jī)(Quantum-dot cellular automata, QCA)等無(wú)疑是逼近極限的有效途徑[2-4]。其中，SET工作時(shí)僅需一個(gè)或幾個(gè)電子，功耗極低，且與CMOS工藝結(jié)合最緊密，是制造新一代超低功耗、超高密度集成電路的最具競(jìng)爭(zhēng)力的新型納米電子器件之一。因此，SET在數(shù)字邏輯電路方面的應(yīng)用受到廣泛關(guān)注[2,5-7]。

1 邏輯門(mén)

1.1 SET的基本邏輯門(mén)

SET電路符號(hào)如圖1(a)所示，g為柵極，s為源極，d為漏極，其管腳名稱(chēng)跟MOS管一樣，工作原理卻完全不同，SET是基于庫(kù)侖阻塞和單電子隧穿等量子現(xiàn)象[8]。當(dāng)漏源極和柵源極分別加合適的電壓Vds和Vg，如圖1(b)圖所示，則形成漏源電流Ids，如果Vds固定不變，Ids將隨Vg的變化形成周期性振蕩。利用SET的這種通斷特性可設(shè)計(jì)構(gòu)造各種功能的SET邏輯電路，如全加器、觸發(fā)器等[6-7]。SET還有一個(gè)重要特性即相移特性，當(dāng)背景電荷值取得恰當(dāng)，可使兩個(gè)SET的庫(kù)侖振蕩曲線(xiàn)相位差180°，從而使它們工作在互補(bǔ)的通斷狀態(tài)，參照CMOS相應(yīng)的SET分別稱(chēng)為NSET和PSET[8]。利用NSET和PSET，并參照CMOS邏輯電路的設(shè)計(jì)思想[9]，SET設(shè)計(jì)出如圖2所示的非門(mén)和二輸入與非門(mén)。

圖1 SET電路符號(hào)及測(cè)試電路Fig.1 SET circuit symbol and test circuit

圖2 SET基本邏輯門(mén)Fig.2 Basic SET gates

1.2 最佳通用邏輯門(mén)ULG.2

通用邏輯門(mén)(Universal logic gate)[10]，是一種使用m個(gè)盡量不對(duì)稱(chēng)的輸入端來(lái)實(shí)現(xiàn)n變量所有函數(shù)功能的電路，其是通過(guò)不同輸入端所對(duì)應(yīng)的不同連接方法來(lái)實(shí)現(xiàn)不同函數(shù)功能，對(duì)于實(shí)現(xiàn)了n變量函數(shù)的通用邏輯門(mén)可將其簡(jiǎn)稱(chēng)為ULG.n，如圖3所示。……