一種星載可配置輸出頻率的X波段載波源

諶德軍，宋 嵩，梁顯鋒

(1.中國科學院 國家空間科學中心，北京 100190；2.中國科學院大學，北京 100190；3.Synopsys(北京)有限公司，北京 100086)

0 引言

目前,應用于星載數傳發射機的載波源主要采用整數分頻鎖相環的方案[1]，載頻的頻點較固定，一旦衛星發射便無法實現載頻的靈活可變。文獻[2]提出了一種星用X波段數傳發射機，其載波源輸出頻點是由本地恒溫晶振產生的基頻信號經整數分頻鎖相環倍頻65倍而獲得。螢火一號火星探測器的X波段發射機載波源采用環內混頻的整數鎖相環方案，頻率步進為1.359 8 MHz[3]。上述頻率合成方案產生的載頻頻點基數小，間隔大，難以滿足科學實驗衛星在其他頻點的數據傳輸通信試驗。對此需考慮一種小步進輸出頻率的載波源方案，通過地面站發送遙控指令，星地數傳通信載波頻率便可實現重新配置，為我國后續開展相關空間科研活動奠定基礎。頻率合成技術的實現方案主要有兩種：

1) 利用鎖相環(PLL)技術的間接頻率合成方案。

2) 利用直接數字頻率合成(DDS)技術的直接頻率合成方案。

第1)種方案具有輸出頻率范圍寬及頻譜純度高等優點，但是頻率分辨率較低；第2)種方案可實現極高的頻率分辨率，但通常適用于輸出頻率較低的應用且雜散抑制度較差[4-6]，將DDS和PLL技術進行綜合應用可優勢互補。由于我國宇航級DDS芯片技術還不成熟，難以適應空間輻射環境，設計一種替代專用DDS芯片功能的電路意義重大。

采用現場可編程門陣列(FPGA)和數模轉換器(DAC)芯片實現DDS電路，與整數分頻PLL集成應用，提出了一種應用于星載數傳發射機的輸出頻率可配置的載波源方案，并采用商業芯片研制了載波源樣機。對載波源的核心參數指標進行了分析及測試，滿足設計指標要求，證明了方案的可行性。

1 總體方案

星載可配置輸出頻率的X波段載波源關鍵技術指標為8.025～8.4 GHz，頻率步進100 Hz，相位噪聲小于-60 dBc/Hz@100 Hz、-70 dBc/Hz@1 kHz、-80 dBc/Hz@10 kHz、-90 dBc/Hz@100 kHz、-110 dBc/Hz@1 MHz，雜散抑制小于-65 dBc,超過了國軍標GJB2207-94關于衛星數據傳輸系統載波源指標的要求[7]。

方案中系統功能模塊主要包括DDS模塊、PLL模塊、穩壓電源模塊、低通濾波模塊及FPGA控制模塊，系統框圖如圖1所示。圖中，LPF表示低通濾波器，VCO表示壓控振蕩器，PD表示鑒相器，OCXO表示恒溫晶振，SPI表示串行外設接口。采用OCXO作為DDS的參考時鐘，用于獲得優異的頻率穩定度和相位噪聲性能。由于專用DDS芯片無法適應空間應用環境，采用FPGA和DAC芯片搭建電路實現DDS功能，通過改變FPGA中只讀存儲器(ROM)波形查找表的內容及頻率控制字參數產生所需波形。但是DDS幾乎由數字部件組成，雜散抑制能力較差，因此，抑制DDS輸出雜散成為需解決的重要難題。OCXO輸出頻率通過DDS方式得到高精度可變信號，經濾波后作為PLL的參考頻率，FPGA通過SPI串口配置PLL中PD的鑒相頻率，使載波源輸出8.025～8.4 GHz的中心頻點。

圖1 星載可配置輸出頻率的X波段載波源系統框圖

2 實現方案

2.1 DDS電路設計

DDS電路由Spartan-6系列的FPGA芯片、數模轉換芯片AD9744、100 MHz恒溫晶振MDF28S2S及相關外圍電路組成，選用紋波系數小的低壓差線性穩壓器(LDO)為芯片提供工作需要的二次電源。Spartan-6系列芯片是Xilinx公司的低功耗、低成本的FPGA芯片，AD9744是ADI公司的14-bit高速數模轉換器芯片，最大采樣速率達到210 MS/s。在DDS電路設計中，FPGA芯片內嵌鎖相環將OCXO產生的100 MHz參考信號倍頻至200 MHz，其中一路通過緩沖器后作為AD9744的差分時鐘信號，另一路作為相位累加器的采樣時鐘，在頻率控制字的控制下，相位累加器輸出相應的相位碼，ROM波形查找表將相位碼信息轉化為波形量化采樣值，通過14路并行數據線驅動AD9744生成相應頻率的差分正弦模擬信號，由變壓器ADTT1-1轉化成頻率為38.2～40 MHz時的任意頻點正弦模擬信號。

DDS在FPGA內的實現主要包括ROM查找表的設計和相位累加器的設計。由于正弦波具有對稱性，僅需將1/4周期正弦函數的數據存儲在ROM中，通過象限和符號補償即可生成剩余3/4周期波形數據，并將相位累加器輸出的高10位相位碼設置為ROM查找表地址，節省了ROM空間。利用ISE軟件自帶ROM的IP核實現ROM的設計，在MATLAB中編寫所需正弦波的代碼并生成ROM初始化文件.coe文件，由于DAC無法輸出負電壓，因此需將正弦波的負值部分抬升到0～1之間，最終將.coe文件導入ROM中，完成ROM查找表的設計。相位累加器的位數決定了DDS的頻率分辨率。假設相位累加器的位數為N，頻率控制字為K，系統時鐘為fSYSCLK。那么DDS的頻率分辨率為

Δf=fSYSCLK/2M

(1)

DDS的輸出頻率為

(2)

FPGA芯片內部的相位累加器位數為32位，即M=32，理論上K是介于1～(231-1)之間的任意整數。由式(1)可知,在fSYSCLK=200 MHz時，Δf=0.047 Hz。由式(2)可知,改變K的大小可控制DDS的輸出頻率。根據DDS所需輸出頻率值可推算出K值，對程序中K值進行更改，通過JTAG接口將程序下載到FPGA，實現DDS輸出頻率的靈活配置，FPGA的SPI配置方式如圖2所示。同時，將程序固化至通過串行外設接口進行操作的閃存芯片(SPI Flash)，下次斷電重啟便可由閃存芯片(Flash)自動配置程序。

圖2 FPGA的SPI配置方式

載波源輸出信號雜散主要來源于DDS固有雜散，是由DAC非線性、幅度及相位截斷誤差等因素造成的，其中DAC的非線性因素起主導作用[8]。DDS的參考信號與輸出信號發生交叉調制，從而形成自身固有雜散。雜散分量滿足下式，即

fs=αfc±βfo

(3)

式中:fs為DDS輸出信號雜散分量頻率；fc為DDS輸入參考頻率；fo為DDS輸出信號頻率；α和β為階數。α和β的值越大，則DDS輸出信號雜散分量越小。實際應用中，基本只考慮三階。如本方案中DDS的參考頻率為200 MHz，DDS的最大輸出頻率為40 MHz。式(3)中，當α=1，β=3時，雜散信號頻率為80 MHz，距離40 MHz頻點最近。

為獲得純凈的DDS輸出信號，需在DAC的輸出端增加無源低通濾波電路，實現平滑濾波功能。與巴特沃斯濾波器和切比雪夫濾波器相比，橢圓濾波器的過渡帶更窄、更陡峭，且在相同阻帶抑制條件下，橢圓濾波器要求的階數最低。根據上述分析，使用ADS軟件設計了一款橢圓濾波器。

經多次調整優化，所得橢圓濾波器的拓撲結構和仿真結果如圖3、4所示。由圖4可知，該濾波器的通頻帶為0～46 MHz，阻帶抑制度大于60 dB，能很好地抑制帶外雜散。

圖3 橢圓濾波器拓撲結構圖

2.2 PLL電路設計

PLL電路由頻率合成器芯片ADF5355及相關外圍電路組成，選用紋波系數小的LDO芯片ADM7150提供工作需要的二次電源。ADF5355是ADI公司集成VCO的微波寬帶頻率合成器芯片，可輸出54 MHz～13.6 GHz的信號，片內寄存器可通過三線SPI串口進行配置。通過FPGA芯片的SPI串口配置ADF5355的鑒相頻率等于輸入參考頻率，并設置分頻系數為210，環路鎖定后，VCO的輸出經片內2倍頻輸出8.025～8.4 GHz的中心頻點。由于PLL起到210倍的倍頻作用，因此，載波源的頻率分辨率為DDS頻率分辨率的210倍，即9.87 Hz。

環路濾波器的性能好壞決定了PLL的環路穩定性、鎖定時間及輸出信號的相位噪聲和雜散抑制度等參數[9]。相位裕度和環路帶寬是衡量環路濾波器性能的關鍵參數。相位裕度表征閉環系統的相對穩定性，一般為45°～60°。環路帶寬表征環路對噪聲的抑制作用，對輸入參考信號的相位噪聲表現為低通濾波特性，對VCO的相位噪聲表現為高通濾波特性，需折中選取環路帶寬。ADF5355的電荷泵輸出電壓能滿足VCO的調諧電壓，并且有源環路濾波器會因運算放大器等有源器件惡化PLL輸出相位噪聲，因此，采用無源濾波器進行設計。

環路濾波器的階數越多，濾波器的過渡帶越窄、越陡峭，性能越接近理想濾波器，但系統的穩定性會變差，通常采用三階環路濾波器進行設計。本設計由ADIsimPLL軟件來完成，設置環路濾波器的相位裕度為53°，環路帶寬20 kHz，濾波器階數為三階，經仿真優化后所得環路濾波器電路如圖5所示。

圖5 環路濾波器電路圖

載波源相位噪聲根據PLL環路濾波器帶寬可分為兩種：

1) 頻率偏移量小于環路濾波器帶寬的相位噪聲稱為帶內相位噪聲。

2) 頻率偏移量大于環路濾波器帶寬的相位噪聲稱為帶外相位噪聲。帶內相位噪聲主要取決于輸入參考信號的相位噪聲、鑒相器引入的鑒相噪聲及電荷泵引入的1/f噪聲等因素，帶外相位噪聲主要取決于VCO自身相位噪聲。下面主要分析偏離載波頻率1 kHz處的帶內相位噪聲。

ADF5355芯片內部集成了鑒相器功能電路，在整數分頻模式，歸一化本底噪聲Ffloor=-223 dBc/Hz，閃爍噪聲本底噪聲Fflick=-256 dBc/Hz。

經過計算可知，鑒相器對PLL的噪聲貢獻為

PNpd=Ffloor+10lgfpd+20lgN=

-106.7 dBc/Hz@1 kHz

(4)

式中:fpd為鑒相器頻率，與輸入參考頻率相等;N為分頻系數。

閃爍噪聲對PLL的噪聲貢獻為

PNflick=Fflick-10lgfoffset+20lgfVCO=

-93.87 dBc/Hz@1 kHz

(5)

式中:foffset為頻率偏移量;fVCO為VCO的輸出頻率。

輸入參考信號對PLL的噪聲貢獻為

PNref=PNDDS+20lgN=

-86.4 dBc/Hz@1 kHz

(6)

式中PNDDS為DDS輸出頻率相位噪聲。

由測試結果可知,DDS在輸出頻率為38.5 MHz時，其PNDDS約為-116.95 dBc/Hz@100 Hz、-126.81 dBc/Hz@1 kHz、-129.13 dBc/Hz@10 kHz,則總相位噪聲為

-85.65 dBc/Hz@1 kHz

(7)

由于VCO輸出需倍頻獲得8.085 GHz信號，即相位噪聲會惡化6 dB，因此，系統最終相位噪聲約為-79.65 dBc/Hz@1 kHz。

綜上所述可知，載波源輸出頻率為8.085 GHz時偏離載波1 kHz的相位噪聲約為-79.65 dBc/Hz。同理，可計算出載波源輸出頻率為8.085 GHz時偏離載波100 Hz和10 kHz的相位噪聲分別為-69.77 dBc/Hz和-82.5 dBc/Hz。

2.3 可靠性設計

DDS模塊電路與PLL模塊電路分別在兩塊PCB上實現，并通過屏蔽盒進行物理隔離，FPGA通過穿心電容對PLL寄存器進行配置，用于降低數字信號與微波信號間的相互干擾。為提高載波源的集成度，將DDS模塊及其二次電源電路、低通濾波器集成在一塊PCB上，選取FR4板材，采用4層板設計，板厚1.6 mm。FPGA與DAC間的并行數據線走線保持等長，確保各個數據線上的延遲接近。PLL模塊的PCB選取損耗系數小的微波板材Rogers6010，采用雙面板設計，板厚0.64 mm。微波板相關電路走線均在頂層完成，底層為大面積金屬地，與屏蔽盒接觸，并多打接地過孔，實現良好接地。

3 測試結果

根據上述載波源方案完成了星載可配置輸出頻率的X波段載波源的研制，實物照片如圖6所示，尺寸為200 mm×70 mm×30 mm，整機功耗為3.8 W。

圖6 X波段載波源實物圖

利用安捷倫N9030A頻譜分析儀對載波源的DDS模塊性能及載波源整機性能進行了測試。其中，DDS模塊主要性能指標如表1所示。整機的相位噪聲測試結果如圖7所示。

表1 DDS電路模塊主要性能指標

圖7 輸出頻率為8.085 GHz的相位噪聲測試圖

由圖7可知，載波源在8.085 GHz頻率處的相位噪聲為-67.03 dBc/Hz@100 Hz、-75.87 dBc/Hz@1 kHz、-81.37 dBc/Hz@10 kHz 、-98.19 dBc/Hz@100 kHz、-121.41 dBc/Hz@1 MHz。

與理論計算結果相比，實測結果與理論值相差約2 dB。這是因為理論值是在理想條件下計算獲得的，而實際應用中的電阻、電容等元器件會引入熱噪聲，以及電源引入的噪聲也會惡化相位噪聲。雜散抑制測試結果如圖8所示。在頻譜分析儀的顯示帶寬設置為6 GHz時，頻率源的遠端雜散抑制度接近-75 dBc。

圖8 輸出頻率為8.085 GHz的雜散抑制頻譜圖

4 結束語

在FPGA結合DAC實現DDS的基礎上，激勵整數分頻PLL實現了星載可配置輸出頻率的X波段載波源樣機的設計，載波源兼顧小型化、低雜散、小步進等優點，測試結果滿足設計指標要求，驗證了載波源方案的可行性，為衛星數傳發射機提供了一套可靈活配置頻率的載波源方案。采用相位噪聲性能更好的DAC芯片可設計出相位噪聲更低的DDS電路模塊。通過選取合適頻段的PLL，該DDS電路模塊方案還適用于S、Ku及Ka波段星載數傳發射機，具有通用性。