基于FPGA的量子通信中經典信道的設計與實現

鄧雄峰 劉震宇 鄭玉鱗 賀佳坤

摘? 要： 為滿足量子密鑰分發中對經典信道的設計需求，設計了一種片上可編程系統+FPGA+PHY芯片的經典信道解決方案。在FPGA內部構建片上可編程系統，通過Nios Ⅱ運行NicheStack TCP/IP實現TCP通信協議，并使用三速以太網IP和物理層芯片Marvel 88E1111實現以太網控制器。指令處理器軟件結構易于將基于FPGA的經典以太網信道與量子態信號處理算法相結合實現，對量子通信系統小型化和集成化都具有重要意義。該方案在Stratix Ⅳ上進行了實現。測試結果表明，系統端數據接口速度可達1 600 Mb/s，經典信道上行數據傳輸速度最高可達61 Mb/s，相較已有同類型設計提高了約20%的性能。

關鍵詞： 經典信道; 量子通信; 量子密鑰分發; 編譯器優化; 系統集成; 以太網控制器

中圖分類號： TN911.22?34; TP393.1? ? ? ? ? ? ? ? ? 文獻標識碼： A? ? ? ? ? ? ? ? ?文章編號： 1004?373X（2020）09?0033?04

Design and implementation of FPGA?based classical channel for quantum communication

DENG Xiongfeng1， LIU Zhenyu1， ZHENG Yulin2， HE Jiakun2

（1. School of Information Engineering， Guangdong University of Technology， Guangzhou 510000， China;

2. Hisilicon Research Department， Huawei Technologies Co.， Ltd.， Shenzhen 518129， China）

Abstract： In order to satisfy the design requirements of the classical channel layer in a quantum key distribution system， a classical communication solution for the chip with system?on?programmable?chip +FPGA+PHY is designed. A system?on? programmable?chip is established inside the FPGA. The system runs the NicheStack TCP/IP by Nios II to realize TCP， and employs a three?speed Ethernet IP and a physical layer chip Marvel 88E1111 to implement the Ethernet controller. An instruction?processor software architecture is proposed， which is optimized to run both classical Ethernet communications and quantum state signal processing algorithms within the same FPGA. This feature is critical to the miniaturization and integration of quantum communication systems. This solution is implemented on Stratix IV. The test results show that the data interface speed of the system terminal can reach up to 1 600 Mb/s， and the classical channel′s uplink data speed can reach a data transmission rate of up to 61 Mb/s， which is increased by 20% of the performance in comparison with the existing design of the same type.

Keywords： classical channel; quantum communication; quantum key distribution; compiler optimization; system integration; Ethernet controller

0? 引? 言

量子通信已經成為下一代通信技術中最重要的發展方向之一[1]。量子密鑰分發（Quantum Key Distribution，QKD）作為量子通信系統的重要組成部分，需要使用經典信道對原始密鑰進行基矢比對、數據比對、糾錯和保密增強等[2]。然而，隨著量子通信系統朝著小型化和集成化方向發展，采用單獨芯片和器件搭建的QKD系統存在著各種缺陷[3]。使用FPGA實現經典以太網信道，可將量子通信系統中其他基于FPGA的應用集成，如基于FPGA的時間測量[4]、基于FPGA的偏振控制[5]和基于FPGA的QKD光源時序校準[6]等，對提升量子密鑰成碼率和安全性，及量子通信系統實用化和商業化都具有重要意義?；谏鲜鲈?，本文設計、優化和實現了基于片上可編程系統+FPGA+PHY芯片的經典以太網信道解決方案。相較于其他方案[7?9]，該方案具有實現難度小、移植性好和易于使用的優點。

1? 系統設計

硬件上，原始數據通過數據接口接收，并被用于后續生成量子密鑰的數據處理算法中。數據接口的設計指標為在至少640 Mb/s的數據傳輸速率下連續地接收100 MB原始數據。然而，通常基于FPGA片上可編程系統的以太網傳輸速率難以達到100 Mb/s。因此，本文的以太網傳輸設計方案采用存儲轉發機制，即先將原始數據存儲至主存儲器中，待主存儲器中存滿指定數據量的原始數據后，再將原始數據通過以太網接口發送出去。可保證該段原始數據是數據接口連續接收的。

軟件上，Nichestack TCP/IP是Intel公司針對Nios Ⅱ定制的嵌入式TCP/IP網絡協議棧。Nichestack TCP/IP、三速以太網IP（Triple speed ethernet，TSE）和物理層芯片Marvel 88E1111將實現完整的因特網鏈路協議。通過TCP協議使FPGA具有可靠遠程信息傳輸能力。

2? 硬件設計

硬件系統依據功能劃分為5個子系統。如圖1所示，各個子系統通過Avalon總線進行互聯通信。每個子系統的工作頻率可單獨調整，便于調節各個子系統的性能。由于各個子系統工作在不同的時鐘域，因此，在進行Avalon總線互聯時，系統內部使用了多個時間交架橋。此外，硬件優化可提升TCP的性能，其方法將在相關子系統中進行說明。

2.1? 數據接口子系統

使用模塊化分散聚集直接內存訪問器（Modular Scatter?Gather Direct Memory Access，MSGDMA）可實現數據的快速收發，滿足數據接口的設計要求。在每次接收原始數據時，首先，配置并異步啟動接收MSGDMA;其次，向同步FIFO中寫入需要接收的數據長度;最后，同步接收模塊讀取同步FIFO中的數據長度，并連通數據格式轉換模塊和接收FIFO，進行數據的接收。同時，同步接收模塊對數據接收量進行統計，當數據接收量達到指定的數據長度時，立刻中斷數據格式轉換模塊與接收FIFO的連接，保證接收FIFO中無歷史數據。

2.2? 以太網子系統

收發分散聚集直接內存訪問器（Scatter?Gather Direct Memory Access， SGDMA）負責完成Nichestack TCP/IP與TSE之間的數據傳輸，描述符存儲器負責存儲SGDMA進行數據搬移時所需的數據信息，而TSE和芯片Marvel 88E1111之間的數據傳輸則通過GMII接口模塊完成。

使用片內RAM實現包存儲器，可提升TCP的性能。以數據上行為例對片內RAM包存儲器的工作原理進行說明。當Nichestack TCP/IP對主存儲器中的原始數據進行處理時，NicheStack TCP/IP將從包存儲器的空閑緩存隊列中刪除一個緩存，并將處理好的包放置到該緩存中，之后將這個緩存地址傳遞給以太網設備驅動程序。通過修改ipport.h文件中表1所列出的宏定義，可將NicheStack TCP/IP包存儲器的緩存隊列映射到片內RAM包存儲器，這樣當以太網設備驅動程序使能發送SGDMA進行數據傳輸時，數據源地址是片內RAM包存儲器，數據目的地是TSE，由于發送SGDMA不占用主存儲器數據端口，Nichestack TCP/IP可繼續對主存儲器內的原始數據進行處理，提升TCP性能。

2.3? 處理器

在Nios Ⅱ配置上選擇高速型處理器，并將數據緩存和指令緩存提升至最大64 KB，以降低Nios Ⅱ處理器執行操作的時間。雖然主存儲器DDR3 SDRAM擁有高帶寬和大容量，然而相對于片內RAM，主存儲器的訪問延時相對較大。得益于硬件系統的子系統化，Nios Ⅱ的工作頻率可單獨設定為200 MHz，提升TCP的性能。

2.4? 外設子系統

外設子系統主要包含JTAG調試接口、嵌入式實時操作系統MicroC/OS?Ⅱ運行所需的定時器、系統ID和用于指示系統是否正常工作的心跳燈。

3? 軟件設計

上位機通過以太網將指令發送至軟件，對FPGA進行控制。如圖2所示，指令的最終執行由指令處理器完成，一個指令處理器對應一個獨立的代碼模塊，因此，軟件功能的增刪主要是指令處理器的增刪。在進行移植和集成時，依據量子系統中其他基于FPGA應用的需求，通過擴展指令和指令處理器的方式，實現所需的控制和功能。此外，編譯器的優化等級越高，其最后生成的代碼將更快、更密集，從而提高了Nios Ⅱ的計算效率。本文將編譯器的優化等級設置為最高等級LEVEL 3，提升TCP性能。

3.1? 指令格式

指令由指令頭部和指令參數兩部分組成。空格符作為指令中各個元素的分隔符，回車符作為指令的結束符。本文主要指令如表2所示。

3.2? 指令處理

指令處理的流程圖如圖2所示。在軟件的初始化階段，創建初始化任務，啟動MicroC/OS?Ⅱ操作系統，由初始化任務完成軟件的全部初始化工作。

連接處理器完成指令的接收。連接處理器將創建控制端口和數據端口監聽套接字。通過控制連接和數據連接，可將控制信息和數據信息的傳輸分離?？刂七B接和數據連接將依據IP地址進行配對，并以連接ID進行標識。連接ID將和指令一同傳遞給指令分發器，最終，指令處理器通過連接ID確定發送指令的連接并進行通信。連接處理器還需要對控制連接中的指令進行接收，并把接收到的完整指令發送給指令分發器。如果指令接收發生錯誤，連接處理器將關閉錯誤的控制連接和配對的數據連接。

指令分發器完成指令的預處理。指令分發器將對指令中的空格字符替換為字符串結束標志符，以實現對指令中各元素的切割，然后提取指令頭部和指令參數，且對指令參數個數進行統計。完成指令格式化之后，指令分發器將對指令處理器注冊鏈表進行遍歷，尋找與指令頭部相匹配的指令處理器，并將格式化后的指令傳遞給相應的指令處理器。

指令處理器完成指令的執行。針對表2中的SD和RD指令，其指令執行流程如圖3所示。執行過程可簡要描述為：申請資源、執行指令、釋放資源和刪除指令四個步驟。

4? 系統測試

本文在Stratix EP4SGX230上實現了該設計方案，并搭建了系統測試環境。如圖4所示，使用網線將計算機、量子秘鑰發送方FPGA（Alice，上方FPGA）和量子秘鑰接收方FPGA（Bob，下方FPGA）連接在同一個路由器上，形成局域網測試環境。

上位機與FPGA數據傳輸測試。使用Matlab作為上位機，循環向Alice發送傳輸100 MB數據的指令SD，Alice將從數據接口連續完整地接收100 MB數據，并發送給Matlab。下行測試原理與上行測試一致，其指令為RD。測試結果如圖5所示，上行速率為61.19 Mb/s，下行速率為74.94 Mb/s。

Alice至 Bob數據傳輸測試，由上位機發送SD指令至Alice，Alice依據SD指令中參數2的IP與Bob建立控制和數據連接，并進行100 MB數據傳輸。Bob至Alice數據傳輸測試則將SD指令發送給Bob。通過路由器控制頁面，觀測數據傳輸速率。測試結果如圖6所示，Alice至Bob的數據傳輸速度為47 Mb/s，Bob至Alice的數據傳輸速度為44 Mb/s。

數據接口測試。使用Signal Tap Ⅱ工具觀測接收MSGDMA中負責將數據寫入到主存儲器的端口信號，其端口類型為Avalon?MM。如圖7所示，通過觀察信號可知，其傳輸周期數為4個，有效周期數為2個，數據位寬為32 bit，工作頻率為100 MHz，因此最快數據傳輸速度為1 600 Mb/s，滿足設計要求。

5? 結? 論

本文在FPGA上設計、優化和實現了以太網數據傳輸系統。測試結果表明，該系統滿足量子通信系統當前階段對以太網通信的設計要求。相較于同類型設計[10]，其上行速率為51 Mb/s，而本文上行速率最高可達到61.19 Mb/s，性能提升了約20%。本系統可與量子通信中基于FPGA算法實現相結合，如LDPC糾錯算法和Universal2類Hash函數隱私放大算法等，有利于將系統集成化和小型化。

參考文獻

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