四進制混沌接收機的FPGA 實現

胡夢君，付永慶

哈爾濱工程大學 信息與通信工程學院，黑龍江 哈爾濱 150001

目前，人們對于經典的通信方式如二進制相移鍵控(binary phase shift keying, BPSK)、正交相移鍵控(quadrature phase shift keying, QPSK)、正交頻分復 (orthogonal frequency division multiplexing,OFDM） 、 正交振幅調制(quadrature amplitude modulation, QAM)等都有了深入的研究，這些通信方式本身不具有隱匿信息的能力，需靠碼加密技術來保證通信安全。由于混沌信號并非隨機卻貌似隨機，具有非周期性、連續寬帶頻譜、類噪聲的特性，具有異常復雜的運動軌跡和不可預測性，使它具有天然的隱蔽性，適合作為保密通信的載體[1]?，F階段，已經構造出較多的混沌通信系統，如混沌掩蔽、混沌鍵控、混沌調制、混沌密碼系統等，這些通信系統的研究均取得了較多的成果。文獻[2] 提出了一種使用Duffing 振子提取混沌掩蓋的正弦信號的方法；文獻[3]提出了一種無信號間干擾的相關延遲-差分混沌鍵控(correlation delay-differential chaos shift keying, CDDCSK)通信方案，傳輸速率有所提升；文獻[4]給出了新的全局混沌同步通用準則及其理論證明，研究了一種基于混沌掩蔽的高幅信息信號傳輸的安全通信方法。目前FPGA 技術在電子通信領域得到了越來越廣泛的應用，并已逐漸成為電子產品實現的首選方案。現階段，已有一些使用FPGA 實現混沌通信系統的研究：文獻[5]介紹了一種基于新型三渦卷混沌吸引子的混沌發生器的實時FPGA 實現方法；文獻[6-7]使用FPGA 完成了一個混沌通信系統；文獻[8]提出了一種直接使用Verilog 硬件描述語言和四階Runge-Kutta算法在FPGA 上實現Duffing 振蕩器的有效方法；文獻[9]提出一種基于該超混沌系統非線性同步的混沌掩蓋保密視頻通信方案，并使用FPGA 實現出來。但是，混沌通信系統仍有一些亟待解決的問題，如混沌同步的制約，實際系統誤碼率性能不高，傳輸速度不高，且混沌通信系統關于硬件實現的研究較少、大部分研究停留在理論研究軟件仿真方面。本文借鑒文獻[10] 中使用混沌Duffing 振子振列檢測常規信號的方法，提出了一種基于FPGA 硬件平臺的使用Duffing 陣列接收四進制混沌信號的可實行方案。該方案檢測的是Duffing 振子產生的混沌信號，信號較為安全；且傳遞的信息為四進制信號，一定程度上提升了傳輸效率；解調時，使用Duffing 陣列檢測信號，采取的是非相干解調，回避了混沌同步的難題，提高了檢測性能。

1 四進制混沌信號調制原理

因為混沌Duffing 振子不同狀態時對應的時域信號之間存在著明顯且穩定的差異，本文運用了映射的原理，來進行信號的傳遞。當基帶信號為1 時，使Duffing 振子處于大尺度周期態，其時域信號為正弦信號，其頻率與Duffing 振子內部驅動力頻率相同；當基帶信號為0 時，Duffing 振子處于混沌態，其時域信號為不規則類噪聲信號，幅度略小于大尺度周期態的時域信號。具體如圖1 所示。

圖1 Duffing 振子輸出信號y1(t)時域波形

因此可以利用Duffing 振子時域信號的差異，進行混沌信號的調制。由此可得，四進制混沌調制的具體流程如圖2 所示。

圖2 基于Duffing 振子的四進制混沌信號發射機

如圖2 所示，先對基帶碼元信號進行串并轉換，將信號轉換為2 路并行的碼元分別控制2 個Duffing 振子，對2 路信號分別進行混沌映射。進行混沌映射的信號再經過QAM 調制后即可得到混沌調制信號。本次設計中使用的Dudding 振子的內部驅動力頻率為0.9 MHz，進行QAM 混沌調制后的信號如圖3 所示。

圖3 基于Duffing 振子的四進制混沌信號

2 四進制混沌接收機的系統設計

2.1 下變頻模塊

經過接收到的射頻信號需要進行下變頻后方可以進行后續的處理。在本方案中使用射頻前端對信號進行下變頻及濾波處理，設計中制作射頻前端的核心芯片為AD831。AD831 由混頻器、限幅放大器、低噪聲輸出放大器和偏置電路等組成，主要用于接收機中射頻到中頻的頻率轉換等場合。具體的硬件連接圖如圖4 所示。

圖4 射頻前端實物

圖4 中右側為±5 V 的供電模塊；左邊為AD831模塊，天線是用來接收射頻信號，本振由信號發生器供給，進行混頻后的信號經過AD831 中自帶的濾波器可得到下變頻后的信號。在本設計中，射頻調制的頻率為100 MHz，所以信號發生器給出的本振信號也為100 MHz，經過下變頻的信號即為中心頻率為3 MHz 的混沌調制信號，然后送入到FPGA 開發板中進行后續處理。

2.2 四進制混沌接收機的FPGA 設計

經過射頻前端下變頻并放大的信號將會直接送入到FPGA 開發板中進行后續的處理。在FPGA中實現混沌接收機的功能主要需要A/D 轉換、正交解調、基帶信號檢測、并串轉換及抽樣判決等模塊。具體流程如5 所示。

圖5 四進制混沌接收機的FPGA 實現框圖

本設計所采用的開發板為Altera 公司提供的Stratix ii-EP2S180，其板上具有豐富的資源，使用的軟件環境為Quartus ii 13.0。開發板實物如圖6所示。

圖6 Stratix ii-EP2S180 開發板實物

經過下變頻的信號要經過模數轉換后再進行后續處理，本方案中使用的是Stratix ii-EP2S180開發板中自帶的AD9433 模塊進行模數轉換處理。AD9433 是一種12 位單片采樣的A/D 轉換器，本方案中使用的采樣速率為18 MHz。因為進行下變頻的信號仍然攜帶有載波分量，所以需要進行正交解調，這里使用的是常規的Costas 環進行正交解調[11]。經過正交解調的信號需要經過梳狀濾波器恢復出采樣率為9 MHz 的混沌信號，經過一個中心頻率為0.9 MHz，帶寬為0.4 MHz 的FIR 濾波器后進行后續的基帶信號檢測。

其中基帶信號檢測模塊是核心部分，它主要由四階龍格庫塔法解Duffing 方程、區域分割器、積分清洗濾波器以及求和模塊組成。采用Duffing陣列檢測信號的主要目的是屏蔽相位敏感性，利用Duffing 振子的幅度敏感性來檢測信號。

2.2.1 四階龍格庫塔解Duffing 方程

Duffing 方程屬于二階微分方程，本課題中選擇使用四階龍格庫塔法進行求解[12]，Duffing 方程可寫成：

使用四階龍格庫塔法求解二階微分方程：

式中：yn為微分方程的前一時刻的狀態值；yn+1微分方程的當前時刻的狀態值；h為四階龍格庫塔的運算步長；K1、K2、K3、K4是4 個相鄰時間段的斜率，經過迭代計算便可以求出下一狀態的數值，

式中：f為式(1) 中所示的Duffing 方程的函數；tn=n×h,n=1,2,···，為時間的離散狀態變量；h為計算時采用的迭代步長。本次設計選擇的迭代步長為h=1/10f0，其中f0為Duffing 振子的內部驅動力的頻率，0.9 MHz。在Duffing 振子的四階龍格庫塔法展開式之中，每一步計算中均用到了外部輸入信號的分量，分別為ax(tn)、ax(tn+h/2)和ax(tn+h)。其中ax(tn+h)為當前輸入信號的數值，ax(tn)為前一時刻輸入信號的數值，ax(tn+h/2)則為時間區間(tn,tn+h)內的斜率。使用四階龍格庫塔法求解Duffing 方程的流程如圖7 所示。

由圖7 可知，各個階段K值內部的計算是并行運行的，但每一個K值的計算都會用到上一階K值的運算結果。為了保證在一個采樣時鐘內完成一次四階龍格庫塔法的迭代計算，在本設計中，產生了6 個頻率同為9 MHz，初始相位相差60°且占空比為1∶5 的時鐘信號分別控制不同K值模塊及加法模塊的運算。同時，外部輸入信號的分量需要用對應的時鐘進行同步處理，送到相應的模塊之中進行運算。

圖7 單一杜芬振子的RK4 計算模塊的實現

本文設計中采用Verilog 硬件描述語言將上述的RK 模塊進行實現，用Quartus II 軟件進行編譯通過的并用Modelsim 進行功能仿真。x_com與y_com 為Duffing 振子的時域分量和微分分量?？梢钥闯鐾獠枯斎胄盘枮楦邥r，Duffing 振子處于大尺度周期態，對應的時域分量為周期為0.9 MHz的正弦信號；反之，Duffing 振子處于混沌態，對應的時域分量為無規則類噪聲信號，如圖8 所示。

圖8 RK4 模塊RTL 仿真結果

2.2.2 域分割器及積分清洗濾波器

上面講述了Duffing 振子檢測器FPGA 實現的具體過程，輸入信號經過Duffing 振子陣列信號檢測器后輸出2 個狀態變量，需要在每一路Duffing振子后加上區域分割器及積分清洗濾波器。根據文獻[1]，將圓域分割器及積分清洗濾波器進行組合簡化設計，可以得到的圓域分割器及積分清洗濾波器的實現結構如圖9 所示。

此種結構下的圓域分割器及積分清洗濾波器的結構簡單，運算復雜度較低，便于在FPGA 上實現。使用Verilog 語言編寫的圓域分割器包含可平方運算、求和運算、fifo 延時模塊及閾值比較的模塊。根據上面對圓域分割器及積分清洗濾波器描述，編寫程序可以得到如圖10 的Modelsim 仿真圖。

圖9 圓域分割器及積分清洗濾波器結構

圖10 圓域分割器及積分清洗濾波器Modelsim 仿真

由圖10 可知，經過平方運算、求和運算的信號被分為2 路。第一路當輸入信號為高時，Duffing振子處于大尺度周期態，Duffing 振子不會穿過圓域分割器，比較器將會輸出持續為低的信號；當輸入信號為低時，Duffing 振子處于混沌態，Duffing 振子不斷穿過圓域分割器，則其會輸出為高低不斷變化的信號，如圖10 中x1_data 所示。同樣的，另一路信號經過fifo 延時器延時半個時鐘周期后，經過與第一路相反的比較器，即輸入信號為高時，比較器將會輸出持續為高的信號；輸入信號為低時，輸出為高低不斷變化的信號，如圖10 中x1m_data 所示。將2 路信號進行累加，可以實現積分清零的功能，這樣就可以得到濾波后的波形，經過低通濾波器的信號averagm 則是恢復出的基帶波形。

3 四進制混沌接收機的聯合調制

根據上述的參數進行設計，將各個模塊進行級聯并使用QuartusⅡ進行全編譯，可以得到如圖11的RTL 視圖。

圖11 混沌接收機的FPGA 的RTL 視圖

由圖11 所示，pll_1 模塊為時鐘分頻模塊，可以將來自于板上晶振的100 MHz 的時鐘分頻以供后續的工作使用；AD9433 為AD 轉換模塊，用來將模擬信號轉化為數字信號；fir_qianduan 為前端的帶通濾波器，其主要作用是濾除帶外噪聲；polarcatas 為正交解調模塊，恢復出發射機產生的調制信號；Sigcic 為梳狀濾波器，可以將信號轉化成9 MHz；reciver1 與reciver2 為信號的基帶檢測模塊，用來恢復基帶信號；基帶信號檢測模塊之后再進行串并轉換便可以得到恢復出的基帶信息。

在本設計之中，進行混沌調制時，基帶信號的碼元速率為50 kHz，混沌調制的Duffing 振子內部驅動力頻率為0.9 MHz，幅度γ=0.6，阻尼系數k為0.5，進行QAM 調制時的載波頻率為3 MHz，然后再進行射頻調制，射頻信號的頻率為100 MHz。在接收端，信號經過天線后使用AD831 模塊下變頻至中心頻率為3 MHz 的調制信號，然后送入到AD 轉換模塊，經過A/D 轉換的速率為18 MHz，數據位寬為12 位。進行基帶檢測時，使用了2 條完全相同的Duffing 陣列進行信號解調。Duffing陣列是同時使用了4 個內部驅動力初始相位不同（0°，90°，180°，270°）、內部驅動力幅度為0.19、頻率為0.9 MHz 的4 個Duffing 振子組成的Duffing陣列檢測信號。使用四階龍格庫塔法求解Duffing振子時，使用了18 位定點數進行計算，計算時的采用的步長為9 MHz。同時，進行域分割及積分清洗濾波時，使用的都是9 MHz 的系統時鐘；進行位同步時，系統時鐘為36 MHz。使用上面的參數完成對整個程序的編寫并進行了系統驗證。

3.1 聯合仿真驗證

為了測試整個程序的性能，使用MATLAB 仿真產生待接收的數據，將其作為輸入信號送混沌通信系統之中。編譯后經過Modelsim 得到仿真圖如圖12 所示，其中dout1 與dout2 為經過正交解調與帶通濾波器的待檢測信號，qq 與qq1 為I路與Q路恢復出的基帶信號，base 為發射機發送的原始的基帶信號，sda 為接收機檢測到的基帶碼元信號。對比base 與sda 信號可以看出，接收機可以正確接收發射機發出的信號。

圖12 混沌接收機的Modelsim 仿真

3.2 基于Stratix ii-EP2S180 開發板的下載與測試

將整個程序進行時序約束及引腳分配，編譯后下板驗證，實驗使用的示波器為泰克科技TDS220。圖13 中示波器通道1 為發射的偽隨機碼，通道2 為混沌振子接收機解調的基帶信號，對比2 路的信號，雖然有一定延遲，但該數字接收機的FPGA 實現了預期的功能，完成了基于Duffing振子的混沌數字接收機的設計。證明了該混沌接收機的可行性及有效性。

圖13 示波器測試結果

4 結論

本文的四進制混沌接收機主要由射頻前端，AD 轉換模塊、正交解調模塊、基帶信號檢測模塊及并轉串模塊構成，可以實現對具有任意相位的四進制混沌調制信號的接收。從以上的研究可以得到如下結論：

1）此混沌接收機接收的信號為Duffing 振子的時序信號，更具有隱蔽性，通信系統更加安全；

2）本次設計使用四進制混沌調制，一定程度提升了信號傳遞的速度；

3）利用了Duffing 振子陣列的幅度敏感性檢測信號，且屏蔽了其相位的敏感性，使其可以接收具有任意相位的混沌信號，并且回避了混沌同步的難題；

4）本文使用了Modelsim 功能仿真及下板驗證證明了該方案的可行性。