一種重摻襯底上生長硅外延層的工藝研究

傅穎潔，李明達

(中國電子科技集團公司第四十六研究所 天津300220)

0 引 言

肖特基二極管以其功耗小、正向導通電阻低和響應速度快的優點而獲得廣泛應用[1]。近年來，隨著該類型器件對反向擊穿電壓、正向壓降等特征參數一致性要求的進一步提高，采用重摻襯底為基底制備硅外延層，其過渡區形貌、厚度及電阻率參數指標決定了該器件的正向壓降、反向擊穿電壓等電參數的特性[2]。因此，在外延沉積過程中，有效控制過渡區的寬度以及提高厚度、電阻率參數均勻性指標成為了外延工藝設計的核心和重點[3]。

1 外延層過渡區

在重摻襯底生長輕摻硅外延工藝過程中，影響過渡區寬度的主要因素是各類非主動摻雜影響，包括襯底與外延層之間的雜質固-固擴散和反應系統的雜質氣相摻雜。固-固擴散指的是襯底所包含雜質的熱運動擴散，非主動摻雜包括鐘罩、石英件、基座等雜質的揮發。綜合研究表明，過渡區寬度與襯底電阻率、HCl氣拋和外延沉積溫度等工藝條件密切相關。

1.1 襯底電阻率的影響

重摻襯底摻雜電阻率的范圍介于 0.002～0.004Ω·cm 之間，而本文所制硅外延層的電阻率為1.8～2.0Ω·cm，兩者電阻率相差已經超過 3個數量級，襯底和外延層載流子濃度之間的差距越大，受此重摻雜影響，外延層的電阻率爬升速率會放緩，過渡區形貌控制難度也將相應加大。

1.2 HCl氣拋的影響

在常規外延工藝中，通常會采取 HCl在高溫下對硅襯底片實施原位氣拋，以消除襯底表面的自然氧化層以及隨機產生的各類沾污，通過剝除一部分表層襯底，可以使硅外延層晶格生長質量更高，但氣拋工藝也會隨之產生大量的雜質并被揮發到反應氣氛中，這些雜質隨后會隨反應過程重新進入后續生長的硅外延層，尤其會居于邊緣位置，導致外延層過渡區展寬的風險大增。

1.3 外延沉積溫度的影響

生長外延層的工藝溫度通常在 1110～1130℃。高溫下襯底所含的As雜質原子可以通過基板提供的能量不斷向生長氣氛中進行揮發，以及向外延層擴散的熱運動效應，氣相逸出和固-固擴散活動較為劇烈，導致外延過程中非主動摻雜現象頗為嚴重，致使外延層過渡區寬度增加。

2 厚度和電阻率參數及其一致性

2.1 外延層沉積速率的影響

外延層的沉積速率與外延層的厚度、電阻率參數的均勻性密切相關，通常外延沉積速率越慢，則外延層的沉積越均勻，外延片的厚度參數片內均勻性越好。

2.2 外延溫度梯度的影響

反應腔體內硅外延片下方的高頻線圈的溫度梯度越小，則片內的工藝溫度更趨均勻，相應的外延層生長速率和摻雜效率的分布也越均勻，最終制得的硅外延層的厚度和電阻率參數越趨于均勻。

2.3 低溫本征及變流吹掃的影響

在外延工藝過程中，通過在較低工藝溫度下的本征生長，抑制雜質的揮發，同時在 HCl氣拋后以及本征層外延生長后均進行 1次主氫氣流的變流量吹掃趕氣(290～350～290L/min)，這樣通過前后實施2次變流量吹掃，可以很大程度上減少了雜質擾動的影響，電阻率一致性可以得到顯著提升。

3 外延材料制備

采用如表 1所示的 2種外延工藝條件在重摻襯底上進行硅外延層的沉積。

表1 兩種外延工藝條件比對Tab.1 Comparison of two epitaxial process conditions

4 結果與分析

試驗結果表明，在對硅拋光片表面的 HCl氣拋工藝結束后，隨之快速引入主氫氣流的變流吹掃，可以減少襯底受熱揮發逸出的 As雜質，從而可以降低這類非主動摻雜作用對外延過渡區寬度的影響。隨后采用 1100℃的低溫本征的沉積工藝，有效抑制了外延層工藝過程中襯底雜質的逸出，降低了自摻雜效應的影響，可縮小外延層過渡區寬度，電阻率由襯底上升的速率明顯加快，過渡區寬度由原先的 2μm 縮減為不足1.6μm。

2種不同硅外延工藝下的外延層厚度的測試結果如表 2所示。在改進工藝中，硅外延摻雜層的生長速率因生長溫度降低得以放緩，在低生長速率下，硅外延片的片內厚度均勻性較常規工藝相比得到了有效改善。

表2 不同工藝外延厚度測試結果Tab.2 Epitaxial thickness test results by different processes

2種不同硅外延工藝下，硅外延層電阻率的測試結果如表3所示。改進工藝中增加一次主氫氣流的變流吹掃(290～350～290L/min)，最終通過滯留層的厚度快速變化，從而有效抑制了雜質對外延生長過程的擾動，可見外延層電阻率不均勻性較常規工藝明顯提高。

表3 不同工藝硅外延片電阻率測試結果Tab.3 Epitaxial resistivity test results by different processes

5 結 論

本文基于常規外延工藝，針對在重摻襯底上制備輕摻硅外延層時面臨過渡區寬度和電阻率均勻性控制的問題，綜合運用HCl氣拋、主氫氣流的變流吹掃及趕氣、低溫本征等工藝，成功實現了對硅外延過渡區寬度、厚度及電阻率均勻性等參數的控制。通過優化外延工藝，抑制非主動摻雜，最終外延層過渡區寬度可小于1.6μm，片內硅外延層的厚度和電阻率不均勻性均小于 1.5%，可以滿足肖特基二極管工藝中對正向壓降和擊穿電壓一致性等要求?！?/p>