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一種高精度DAC芯片的設(shè)計(jì)

2020-03-21 11:24:24劉錫鋒王津飛陸佳莉
通信電源技術(shù) 2020年3期
關(guān)鍵詞:信號設(shè)計(jì)

劉錫鋒,王津飛,陸佳莉

(江蘇信息職業(yè)技術(shù)學(xué)院,江蘇 無錫 214153)

0 引 言

數(shù)模轉(zhuǎn)換器(Digital To Analog Converter),是一種將輸入的數(shù)字信號轉(zhuǎn)換成模擬信號輸出的電路,通常被應(yīng)用于數(shù)字信號的采集和處理,以及多媒體技術(shù)等領(lǐng)域中[1-2]。隨著科技的發(fā)展,DAC越來越凸顯其重要的應(yīng)用意義。

1 DAC電路設(shè)計(jì)

基于速度和功耗權(quán)衡考慮,本設(shè)計(jì)采用電容式DAC架構(gòu)[3-4]。電容式DAC的優(yōu)點(diǎn)是功耗低,速度較快;缺點(diǎn)是對于高精度應(yīng)用場合,容易產(chǎn)生偏差。在本文設(shè)計(jì)中對精度要求不是很高,故采用該種結(jié)構(gòu)設(shè)計(jì)能夠充分利用其低功耗、高速的優(yōu)點(diǎn)。電容式DAC主要是采用電容整列結(jié)構(gòu),開關(guān)根據(jù)輸入8位數(shù)字信號從“00000000”至“11111111”之間進(jìn)行改變,隨著輸入數(shù)字信號的改變,電容整列的電荷發(fā)生在分布,從而改變其模擬輸出電壓。圖1為本文設(shè)計(jì)的電容式DAC總體結(jié)構(gòu)圖(由于圖片大小關(guān)系此處僅顯示3位)。

圖1中的整體電路共分3個部分,首先是圖的左上方為電容整列??紤]到工藝兼容性,在本設(shè)計(jì)中用MOS電容替代普通電容,好處是能夠節(jié)約芯片面積。但考慮到MOS電容的特別性,這里要求MOS均采用NMOS,襯底接地。圖的右上方是一個二級運(yùn)算放大器,這里主要是通過它來對DAC輸出結(jié)果進(jìn)行電壓跟隨,電容式DAC本身不具備輸出驅(qū)動能力,因此為了方便輸出信號的使用,電壓跟隨器部分是必須要有的模塊。圖中左下方是復(fù)位電路和CMOS傳輸門開關(guān),這部分能夠通過數(shù)字開關(guān)控制電容整列復(fù)位,即置位“00000000”。通過CMOS傳輸門,控制電容整列的連接信號,達(dá)到改變電容陣列電荷分布的目的。

圖1 電容式DAC電路圖

電容陣列式DAC除了需要電源電壓和地電壓外,還需要一個標(biāo)準(zhǔn)的參考電壓,這個電壓要求要能夠輸出非常穩(wěn)定的電壓值作為參考使用。在本設(shè)計(jì)中我們采用標(biāo)準(zhǔn)帶隙基準(zhǔn)來作為參考電壓提供源。電路結(jié)構(gòu)如圖2所示。

該結(jié)構(gòu)為一種普通帶隙基準(zhǔn)電路,能夠提供1.2 V的穩(wěn)定電壓。

圖2 本文所用的帶隙基準(zhǔn)電路結(jié)構(gòu)圖

2 信號仿真

圖3為該電容式DAC的總體仿真結(jié)果圖。

圖3 電容式DAC仿真結(jié)果圖

仿真時間周期為520 μs,圖3中下方為8位輸入信號,在時間0時刻,輸入信號從高位到低位均為0,到520 μs處走完一個周期,8位輸入信號均為1。即從“00000000”逐次增加到“11111111”,增量步長為1,共256步。圖3中上方斜線為DAC輸出電壓值。從圖3中可以明顯看到,隨著輸入8位信號的逐步增加,輸出信號呈現(xiàn)明細(xì)那逐步上升態(tài)勢,且線性度良好,斜率穩(wěn)定。

根據(jù)實(shí)際數(shù)據(jù)與理想曲線非線性誤差,可得微分非線性公式(DNL)有:

其中,x(q)為輸入信號碼的實(shí)際臺階高度,對于每個輸入信號,DNL都有:

而微分非線性誤差積分總量即積分非線性INL公

式如下:

且有:

此外,DAC還具備靜態(tài)誤差和分辨率,其最小值為1LSB。動態(tài)特性反映了DAC對于數(shù)字輸入信號的響應(yīng)速度快慢。

3 版圖設(shè)計(jì)

完成了電路設(shè)計(jì)并通過仿真確認(rèn)設(shè)計(jì)正常之后,還需要將所設(shè)計(jì)的電路轉(zhuǎn)化為版圖才能用于集成電路生產(chǎn)。圖4為根據(jù)本文所設(shè)計(jì)DAC電路繪制的版圖[5-6]。

圖4 電容式DAC版圖

4 結(jié) 論

芯片版圖完成后,經(jīng)過流片測試。結(jié)果表明,該DAC芯片能夠?qū)崿F(xiàn)8位二進(jìn)制數(shù)字信號的轉(zhuǎn)化[7],即將內(nèi)部1.2 V基準(zhǔn)電壓按256等分均勻輸出各階電壓,具備較高采樣速度,且功耗較低,達(dá)到設(shè)計(jì)要求。

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