基于國產化DSP的雷達信號處理軟件設計

喻榮梅 李濤 呂瀟君

（南京電子技術研究所 江蘇省南京市 210039）

1 引言

近年來，戰場環境日趨復雜，雷達信號處理技術飛速發展，對信號處理軟、硬件提出了更高要求。同時，隨著中美貿易戰升級，實現裝備自主可控迫在眉睫。由我國全自主研發的高性能華睿2 號DPS 芯片[1-2]，具備實時性、靈活性等優點，滿足雷達信號處理功能、性能需求。

本文將介紹一種基于華睿2 號國產化平臺的雷達信號處理信號處理軟件，該軟件架構靈活、基礎構件跨平臺通用、運行效率高。

2 國產化處理平臺

華睿2 號DSP 是面向嵌入式高性能計算的處理器，該DSP 內部集成了8 個異構處理器核，包括4 個向量DSP 核和4 個可配置專用處理核，向量DSP 核兼容MIPS64 指令集。華睿2 號信號處理模塊包含四片華睿2 號DSP，FPGA、RapidIO 交換芯片、PCIe 交換芯片和網絡交換芯片各一片，以及存儲器、外圍接口電路和電源模塊等。模塊主要性能指標如下：

（1）最高工作主頻為800MHz，峰值運算能力達409.6 GFlops；

（2）每片華睿外接兩通道DDR3，DDR 傳輸率800MT/s，單通道容量4GB，板載內存總容量32GB；

（3）支持x4 模式RapidIO 交換互連，模塊對外提供4x4RapidIO接口，單通道速率可達5Gbps；

（4）具備網絡交換互連，對外提供4 路x1 SGMII 千兆以太網接口；

（5）提供兩路I2C 總線接口。

3 信號處理軟件設計

信號處理軟件系統基于軟件化雷達設計理念[3-5]，采用開放式分層架構設計，系統可分為信號處理應用構件、集成框架、中間件、基礎軟件以及硬件平臺，如圖1 所示。

3.1 應用構件

應用構件完成本軟件的功能處理，可獨立部署、加載與運行，雷達信號處理應用構件包括雜波抑制、干擾抑制、目標檢測、目標識別、數據處理等算法功能模塊。以數據按通道、脈沖、距離段拆分進行并行處理原則，綜合處理效率、算法升級、產品跨領域通用的需求，采用靈活可控的構件顆粒度劃分，支持即插即用。

圖1：信號處理軟件分層架構

圖2：串行處理架構示意圖

圖3：輪詢處理架構示意圖

3.2 集成框架

集成框架上承信號處理應用構件，下接跨操作系統跨平臺中間件，其主要功能包括：

（1）硬件資源管理、各處理節點資源配置；

（2）軟件資源管理，包括軟件任務資源配置、數據管理、狀態監測等。

本文從兩方面進行集成框架并行設計:

（1）處理器間并行設計。

圖4：處理器內并流處理流程圖

圖5：信號處理系統平臺組成

傳統實時信號處理架構采用處理節點間串行處理架構，如圖2所示，其中每個DSP 處理器為一個處理節點。該架構制約了信號處理功能升級、軟件重構，且難以保證各處理節點均勻的執行效率加大了系統處理延時，而隨著系統復雜度提升，串行節點隨之增加，導致系統穩定性大大降低。本文采用基于處理節點輪詢機制的并行處理架構，如圖3 所示，由數據分配模塊完成數據分發，所有處理節點獨立執行相同的信號處理任務，該方案滿足系統可重構、易升級、易維護的應用需求。

（2）處理器內并行設計。

信號處理平臺正向著多核趨勢發展，因此需考慮充分利用多核資源，有效提高系統運行效率。華睿2 號具備4 個向量核，核間可采用以下方式處理：

①任務級串行，即每個核綁定一個不同的處理任務，每個任務完成一個或多個信號處理功能，任務間以數據流為驅動串行執行，類似于處理節點串行方式，該方法受制于處理時間不均勻增大處理延時，且不利于系統重構、升級；

②任務級并行，每個核綁定一個相同的處理任務，任務間并行處理不同通道、脈沖數據，該方法優于①，但在功能升級方面不夠靈活；

圖6：信號處理軟件架構

③構件級并行，每個核綁定一個相同的處理任務，每個任務執行多個信號處理功能，由主處理任務針對當前數據特點，將數據按通道、脈沖或距離段盡可能均勻地進行劃分，分配給各任務執行。

本文采用第三種方法完成處理器內多核并行處理。創建主處理任務和并行處理任務，其中主處理任務完成數據管理等功能，根據數據特點劃分并行處理顆粒度，按需選擇并喚醒相應數量并行處理任務執行功能處理；并行處理任務為通用處理任務，綁定在不同的核上獨立運行，通過解析主任務輸入的參數，從基礎構件庫選擇當前配置的構件完成功能處理，隨后將結果返回主任務；主任務與并行處理任務間通過信號量實時通信。核間并行處理流程如圖4 所示。

3.3 中間件

中間件通過標準軟件接口向集成框架和應用構件提供服務，屏蔽硬件底層環境，實現軟硬件解耦。采用基于國際標準VSIPL（Vector Signal Image Processing Library）的計算中間件[6]，形成了跨平臺通用的基礎構件庫。

3.4 基礎軟件

表1：實測結果

基礎軟件為應用提供軟件運行環境，主要包括實時操作系統、驅動/BSP 等。華睿2 號支持國外WindRiver 公司的vxWorks，國內中電32 所的ReWorks、翼輝公司的SylixOS 等操作系統，本文基于SylixOS 操作系統[7-8]完成設計。

4 基于華睿2號處理平臺的信號處理軟件實現

4.1 信號處理系統平臺搭建

基于華睿2 號模塊搭建信號處理系統平臺，硬件組成如下：

（1）4 塊華睿2 號處理模塊；

（2）1 塊數據分配模塊；

（3）1 套回波產生模擬器；

（4）1 個調試插箱。

信號處理系統組成如圖5 所示。

4.2 信號處理軟件實現

雷達信號處理主要完成雜波抑制、干擾抑制、目標檢測、目標識別等功能[9]，本文設計信號處理流程包括脈沖壓縮、MTI、求模、CFAR、檢測提取。處理架構如圖6 所示，4 塊華睿處理模塊共16個DSP 處理器，其中15 個DSP 用于并行處理，1 一個DSP 用于數據合并。模擬器產生模擬雷達回波，數據輸入數據分配模塊，數據分配模塊根據各處理節點的忙閑狀態，完成數據的輪詢分發，各并行處理節點完成功能處理后將數據發送到合并節點，合并節點完成視頻、回波發送。

4.3 實測結果分析

設定模擬器產生MTI 工作方式模擬回波。處理器內架構分別采用串行和構件并行方式，以4 核處理為例，測試結果如表1 所示。

實測結果顯示，多核并行處理總處理延時為2922us，而核間串行處理方式總延時達8886us，多核并行處理延時較串行處理提高了67%。同時可以看出，由于脈壓、MTI、求模功能顆粒度劃分較細，充分利用了4 核資源，檢測提取功能受功能限制顆粒度較大因而導致存在空核運行情況，未能完全發揮多核并行處理優勢，但對于實際的雷達系統而言，信號處理功能更為豐富，大顆粒度構件占少數，多核并行處理架構具備明顯優勢。

5 結束語

本文介紹了國產化華睿2 號處理平臺，分析了不同處理架構的優劣，設計了一種雷達實時信號處理軟件，并搭建系統平臺進行驗證。結果表明，該軟件滿足架構與構件跨平臺通用、支持軟硬件靈活重構、系統延時短。目前該軟件已應用于某雷達產品，具備開闊的應用前景。