基于Qsys的時柵信號處理系統(tǒng)設(shè)計與實現(xiàn)*

陳自然,趙有祥,田 偉,趙 建,王露露,卜 敬

(重慶理工大學(xué)機(jī)械檢測技術(shù)與裝備教育部工程研究中心,時柵傳感及先進(jìn)檢測技術(shù)重慶市重點實驗室,重慶 400054)

隨著我國由制造大國向制造強(qiáng)國的戰(zhàn)略轉(zhuǎn)變,傳統(tǒng)制造工業(yè)向自動化、智能化發(fā)展已成為必然趨勢[1]。精密測量作為智能制造的基石,其測量水平的高低將影響制造品質(zhì)的優(yōu)劣,故工業(yè)自動化生產(chǎn)將對高精度位移傳感器的需求越加顯著[2-3]。時柵作為一種新型的智能位移傳感器,采用時空測量基準(zhǔn)轉(zhuǎn)換,將空間位移測量轉(zhuǎn)換為時間差測量,用時間尺度來提高空間尺度測量的分辨力和精度[4-5]。目前時柵傳感器分為磁場式、電場式和光場式三種。雖然時柵降低了對機(jī)械精密刻線的工藝要求[6],但想進(jìn)一步提高測量精度,則高精度的時間基準(zhǔn)與時間測量方法便顯得十分重要。傳統(tǒng)時柵信號處理系統(tǒng)采用測量信號頻率為1 kHz,采樣周期為1ms,原信號處理電路采用頻率為80 MHz的時鐘脈沖插補(bǔ),利用上升沿觸發(fā)計數(shù)[7],運用高頻時鐘插補(bǔ)技術(shù)對感應(yīng)信號與同頻參考信號的相位差和周期進(jìn)行脈沖計數(shù)來計算時間間隔,并利用SOPC系統(tǒng)設(shè)計軟核進(jìn)行數(shù)據(jù)處理[8]。

Qsys系統(tǒng)集成工具采用對FPGA優(yōu)化的芯片網(wǎng)絡(luò)技術(shù),提供存儲器映射和數(shù)據(jù)通路互聯(lián),并使用標(biāo)準(zhǔn)接口。同時與SOPC系統(tǒng)互聯(lián)架構(gòu)相比,基于NoC體系結(jié)構(gòu)的Qsys互聯(lián)能更好提高系統(tǒng)性能[9]。綜上,本文設(shè)計了一種基于Qsys技術(shù)的時柵信號處理系統(tǒng),利用FPGA嵌入式鎖相環(huán)倍頻產(chǎn)生4路相位依次相差45°、頻率均為250 MHz的脈沖信號作為時間測量基準(zhǔn),采用多路并行雙邊沿計數(shù)方法對被測信號進(jìn)行計數(shù)測量,可以實現(xiàn)相當(dāng)于2 GHz高頻時鐘脈沖計數(shù)的分辨力,利用Qsys系統(tǒng)集成工具設(shè)計Nios-II軟核進(jìn)行數(shù)據(jù)處理,采用傅立葉級數(shù)諧波修正技術(shù)[10-11]對測量結(jié)果進(jìn)行實時修正,進(jìn)一步提高時柵信號處理系統(tǒng)的測量精度及動態(tài)性能。

1 系統(tǒng)設(shè)計原理

1.1 時柵信號處理流程

磁場式時柵傳感單元由定子和轉(zhuǎn)子組成,定子上繞兩相激勵繞組和一相感應(yīng)繞組[12],行波信號如式(1)所示。

(1)

式中:U1和U2為激勵繞組的兩路時間正交正弦激勵信號,U1′和U2′為感應(yīng)繞組上根據(jù)電磁感應(yīng)原理獲得的兩路駐波信號。

時柵信號處理系統(tǒng)如圖1所示。U1=Um×sin(2πt/T),U2=Umcos(2πt/T)。Um為激勵信號的幅值,T為激勵信號的周期。Km為磁場耦合系數(shù),W為定子極距,φ為轉(zhuǎn)子轉(zhuǎn)動位移量。

圖1 時柵信號處理系統(tǒng)

由式(1)可知,當(dāng)轉(zhuǎn)子相對于定子轉(zhuǎn)動一個極距W,則感應(yīng)信號Uo的相位變化2π。將同頻正弦激勵信號Us作為參考信號(下文中參考信號均用Ur表示),并同時將感應(yīng)信號與參考信號整形為方波信號輸入FPGA。通過比較Uo、Ur相位得到含有位移信息的相位時間差ΔT,利用高頻時鐘脈沖對其進(jìn)行計數(shù)測量,得到轉(zhuǎn)子轉(zhuǎn)動的空間位移量θ,其θ可表示為:

(2)

式中:ΔT為比相后的時間間隔,T為參考信號周期,n為轉(zhuǎn)子相對于定子走過的完整極距數(shù),Tclk為高頻脈沖周期,ΔN為時間ΔT內(nèi)的計數(shù)脈沖個數(shù),N為T時間內(nèi)的脈沖個數(shù)。根據(jù)式(2)可知,每個時鐘脈沖的空間當(dāng)量,即空間分辨力可表示為:

(3)

由式(3)可知,提高時鐘脈沖的頻率,則可在一個信號周期內(nèi)增加脈沖個數(shù),提高空間分辨力與測量精度。

圖2 多路并行雙邊沿計數(shù)原理

1.2 多路并行雙邊沿計數(shù)原理

由上文可知,ΔT和T的測量是采用脈沖計數(shù)法[13],然后通過相位轉(zhuǎn)換得到測量結(jié)果。而脈沖計數(shù)法會存在量化誤差,即±1誤差。為了減小量化誤差,本文采用“多路并行雙邊沿計數(shù)法”,其原理如圖2所示。

clk1～clk4為4路頻率均為fclk(即周期均為Tclk)、相位依次相差45°的高頻時鐘脈沖,將其均作為測量基準(zhǔn),用于測量信號Tx的高電平時間。當(dāng)信號Tx為高電平時,clk1～clk4各自的計數(shù)器啟動。當(dāng)各路時鐘脈沖的上升沿或下降沿來臨時,各自的計數(shù)器便將計數(shù)值累加1。即在一個時鐘周期Tclk內(nèi),實現(xiàn)了對Tx的8次計數(shù),等效于頻率為8倍fclk的時鐘脈沖上升沿計數(shù)效果。當(dāng)Tx為低電平后,clk1～clk4各自的計數(shù)器關(guān)閉,均停止計數(shù)。該方法在不提升時鐘脈沖頻率的情況下,能夠提高時鐘脈沖對被測信號的分辨力,而且十分簡便。

由于在計數(shù)期間,Tx的上升沿和下降沿與clk1～clk4的雙邊沿沒有保持同步而存在誤差e1和e2,則量化誤差e與時鐘脈沖周期Tclk關(guān)系可表示為:

(4)

由式(4)可見,當(dāng)鐘脈沖周期Tclk越小時,即clk1～clk4的頻率越高時,量化誤差e會越小。隨著超大規(guī)模集成電路的集成度和工藝水平不斷提高,許多FPGA芯片均可穩(wěn)定工作在250 MHz的時鐘頻率。為提高系統(tǒng)的可靠性,利用FPGA內(nèi)部的嵌入式鎖相環(huán)模塊對50 MHz晶振頻率進(jìn)行倍頻產(chǎn)生4路頻率為250 MHz、相位依次相差45°的時鐘脈沖作為clk1～clk4,采用多路并行雙邊沿計數(shù)方法可以實現(xiàn)相當(dāng)于2 GHz時鐘脈沖的分辨力,且量化誤差最大為0.5 ns。

圖3 信號處理系統(tǒng)結(jié)構(gòu)框圖

2 系統(tǒng)設(shè)計

信號處理系統(tǒng)主要由前置信號處理電路和FPGA數(shù)據(jù)采集與通信兩部分組成,系統(tǒng)結(jié)構(gòu)框圖如圖3所示。傳感器輸出的感應(yīng)信號經(jīng)過儀表放大電路、帶通濾波電路進(jìn)行預(yù)處理;再經(jīng)過零比較電路整形為可兼容FPGA接口電平的方波信號,以便FPGA處理器采集。利用Qsys系統(tǒng)集成工具設(shè)計Nios-II軟核,以外部中斷的方式采集感應(yīng)信號的相位差計數(shù)值和周期計數(shù)值。再將測量結(jié)果實時修正得到精確的位移量,通過串口通信將結(jié)果傳輸?shù)缴衔粰C(jī)進(jìn)行顯示與數(shù)據(jù)存儲。

2.1 儀表放大電路

傳統(tǒng)磁場式圓時柵輸出的感應(yīng)信號幅值大小為60 mV左右,并會伴隨一定的共模電壓。考慮到電路需具有良好的共模抑制能力,高輸入阻抗,足夠大的增益等特點,采用三運放構(gòu)成的高共模抑制比儀表放大電路,其電路如圖4所示。系統(tǒng)采用±5 V電源供電,選用放大器芯片INA141可以減小電路體積,提高電路可靠性。

圖4 儀表放大電路

2.2 帶通濾波電路

為濾除時柵傳感器原始信號中的高頻干擾、工頻干擾、電路噪聲等,以頻率為10 kHz的激勵信號為例,設(shè)計了一種中心頻率為10 kHz,帶寬為2 kHz,增益為10 dB的帶通濾波器,其電路如圖5所示。

圖5 帶通濾波電路

2.3 過零比較電路

采用LM211集成芯片構(gòu)成的過零比較電路具有信號方波整形與電平兼容功能。為使整形后得到的方波信號的上升時間和衰減時間盡量小,需在過零比較電路前再增加一個高增益放大電路,以提高測量精度。正弦型的感應(yīng)信號和參考信號經(jīng)過該高增益放大電路后,正弦信號此時會因增益過大而導(dǎo)致波形幅值失真成為方波,再進(jìn)入LM211過零比較器轉(zhuǎn)換為低電平為0 V,高電平為3.3 V的方波。高增益放大電路采用儀表放大電路中提及到的集成芯片INA141構(gòu)建。

整個電路如圖6所示。

圖6 過零比較電路

2.4 FPGA模塊設(shè)計

利用Quartus-II軟件開發(fā)、設(shè)計信號比相、時序控制、多路并行計數(shù)等模塊,以及基于Qsys軟核的系統(tǒng)搭建,其整個工程的頂層程序RTL視圖如圖7所示。

圖7 頂層結(jié)構(gòu)RTL視圖

比相模塊采用JK觸發(fā)器、非門及與非門搭建,作用為將感應(yīng)信號與參考信號的相位差轉(zhuǎn)換成高電平持續(xù)時間,具體電路圖如圖8所示,Ur為參考信號輸入端,Uo為感應(yīng)信號輸入端,phase為相位差輸出信號。該模塊可以實現(xiàn)0～2π的相位檢測,即可測量出時柵傳感器測頭在每一個極距W里的位置信息。便于FPGA采集周期信息,在時序控制模塊內(nèi)將參考信號Ur進(jìn)行二分頻整形作為周期信號cycle,從而將周期信息轉(zhuǎn)換成為周期信號的高電平持續(xù)時間。

圖8 比相模塊

為了更加精確地獲取相位差信號與周期信號的計數(shù)值,根據(jù)多路并行雙邊沿計數(shù)原理設(shè)計了多路并行計數(shù)模塊,利用FPGA內(nèi)部鎖相環(huán)IP核模塊產(chǎn)生四路頻率為250 MHz、相位依次相差45°的時鐘脈沖作為時鐘信號輸入。對相位差和周期信號的測量分別采用8個18位的計數(shù)器進(jìn)行計數(shù)。當(dāng)相位差信號處于高電平期間,各計數(shù)器隨著相應(yīng)時鐘沿的到來進(jìn)行計數(shù),高電平結(jié)束后,各計數(shù)器立即停止計數(shù);并同時利用移位寄存器的原理對相位差信號進(jìn)行延時處理,依次產(chǎn)生相位差計數(shù)的鎖存信號lockph、清零信號resph,整個邏輯控制時序如圖9所示。當(dāng)相位差各個計數(shù)器停止計數(shù)后,等鎖存信號lockph到來時,將各計數(shù)值相加并放在總線上待軟核Kernel讀取;利用移位寄存器原理將參考信號Ur的上升沿進(jìn)行延時,產(chǎn)生一個外部中斷信號INTO用于觸發(fā)軟核Kernel讀取總線上的數(shù)據(jù)。

圖9 邏輯控制時序圖

圖10 程序流程圖

3 軟件設(shè)計

通過Nios-II Eclipse開發(fā)環(huán)境對軟核Kernel進(jìn)行設(shè)計,軟核Kernel主要功能為相位差與周期計數(shù)的采集、測量結(jié)果計算與誤差修正以及與上位機(jī)通信,其主程序流程圖如圖10所示。待外部中斷信號到來,軟核開始采集相位差和周期的計數(shù)值,達(dá)到最近i組數(shù)據(jù)后,利用平均原理先消除隨機(jī)性干擾;再根據(jù)傅立葉級數(shù)諧波修正法對測量結(jié)果進(jìn)行實時修正;最后將結(jié)果通過串口通信傳輸?shù)缴衔粰C(jī)顯示與存儲,同時清除軟核中斷標(biāo)志位,為下次數(shù)據(jù)采集做準(zhǔn)備。

根據(jù)圓周封閉原則[14],時柵傳感器采用多對極結(jié)構(gòu)可以有效消除絕大部分誤差。采用k對極的時柵傳感器就能消除整周上除mk(m=1,2,3,…,Λ)次以外的各項周期性誤差。利用傅立葉級數(shù)諧波修正方法將時柵傳感器的整周誤差轉(zhuǎn)換為在測量范圍內(nèi)對應(yīng)的0,1,2,3,4…次諧波誤差之和,誤差可以表示如式(5):

(5)

通過采樣點得到空間離散誤差序列X(θ)將其經(jīng)過離散傅立葉變換得到X(ejw)進(jìn)而展開可以得到:

X(ejw)=XR(ejw)+jXI(ejw)

(6)

由式(6)即可求得式(5)中各諧波幅值A(chǔ)(m)和相位φ(m),其可分別表示為:

(7)

(8)

將得到的原始誤差曲線利用MATLAB進(jìn)行快速傅立葉變換,可得到各諧波分量的幅值A(chǔ)(m)和相位φ(m),將各諧波分量的幅值和相位代入式(5),可對誤差進(jìn)行修正。

圖11 多路并行雙邊沿計數(shù)仿真結(jié)果

4 實驗驗證

4.1 軟件仿真

利用Quartus II軟件仿真驗證所設(shè)計的多路并行雙邊沿計數(shù)結(jié)果是否正確以及各控制信號時序是否滿足要求。設(shè)置輸入時鐘clk為50 MHz,經(jīng)過嵌入式鎖相環(huán)模塊倍頻產(chǎn)生4路頻率均為250 MHz、相位依次相差45°的時鐘脈沖作為測量基準(zhǔn)。同時,設(shè)置產(chǎn)生兩路頻率為10 kHz、相位差90°的方波信號來模擬時柵傳感器一個極距里的感應(yīng)信號U0與參考信號Ur。由于信號周期為100 μs,設(shè)置仿真時間為400 μs即可,計數(shù)仿真結(jié)果如圖11所示。phase、cycle分別為相位差信號和周期信號;INTO為外部中斷信號;phtime和cytime分別為相位差計數(shù)、周期計數(shù)輸出端口。由于2 GHz的時鐘脈沖周期為0.5 ns,對于周期為100 μs的信號,其理論周期計數(shù)值為100 μs/0.5 ns=200 000。相位差為90°的時間間隔等同為一個周期的1/4,其理論計數(shù)值為50 000。

由圖11可知,相位差計數(shù)為50 000,周期計數(shù)為200 000,計數(shù)結(jié)果準(zhǔn)確。由于仿真時兩路信號的相位差固定,所以相位差總線上數(shù)值不變。而在實際測量中,感應(yīng)信號的相位隨位移的變化而變化,故其計數(shù)值也將變化。同時,當(dāng)72對極時柵角位移傳感器轉(zhuǎn)過一個對極時,轉(zhuǎn)子轉(zhuǎn)動的空間角度為5°,則其計量脈沖數(shù)為200 000,則每個脈沖對應(yīng)的空間當(dāng)量為0.09″,故采用時間測量空間的方式具有較高分辨力的優(yōu)勢。

4.2 實驗分析

為驗證該系統(tǒng)的性能,搭建物理實驗平臺進(jìn)行測試,圖12為搭建的時柵角位移傳感器實驗平臺。將72對極時柵角位移傳感器、HEIDENHAIN圓光柵ROD880(精度為1″)及一個帶直驅(qū)電機(jī)的數(shù)控轉(zhuǎn)臺利用高彈性聯(lián)軸器在大理石平臺上同軸安裝。以可編程多軸控制器作為控制核心,采用Kollmorgen直驅(qū)電機(jī)以10 °/s的速度帶動連軸器驅(qū)動轉(zhuǎn)臺使時柵角位移傳感器與光柵同步運動。

①-時柵角位移傳感器;②-光柵;③-數(shù)控轉(zhuǎn)臺;④-大理石平臺;⑤-電源;⑥-上位機(jī);⑦-信號處理系統(tǒng);⑧-PMAC圖12 時柵角位移傳感器實驗平臺

利用本次所設(shè)計的信號處理系統(tǒng)對時柵信號數(shù)據(jù)進(jìn)行采集,并同時采集光柵值。將光柵輸出值作為標(biāo)準(zhǔn)值,時柵輸出值作為測量值。將它們的差值作為時柵傳感器的誤差值,通過上位機(jī)計算出時柵誤差值并實時繪制誤差曲線。測量獲得的三個整周原始誤差曲線與諧波成分如圖13所示,誤差范圍約為-57.2″～92.5″。

圖13 整周原始誤差曲線與諧波分量

通過傅里葉諧修正法對原始誤差曲線進(jìn)行擬合,得到補(bǔ)償曲線。將得到的補(bǔ)償曲線存儲在SDRAM數(shù)據(jù)存儲器里,以便測量系統(tǒng)對進(jìn)行測量結(jié)果進(jìn)行實時修正。再次測量獲得修正后的整周測量誤差曲線與諧波成分如圖14所示,誤差范圍約為-2.0″～2.5″,各諧波分量幅值也迅速下降,測量精度得到提高。

圖14 修正后的整周誤差曲線與諧波成分

5 結(jié)論

通過對測量結(jié)果分析,傳感器存在因兩相激勵信號時間不正交和兩列駐波信號空間非正交、幅值不相等的因素產(chǎn)生的測量誤差,它們主要導(dǎo)致零次諧波誤差和二次諧波誤差;繞組的不一致性、存在雜散電容、鐵芯材質(zhì)不均勻等引起的零點殘余電壓影響導(dǎo)致了一次諧波誤差。

對比原72對極時柵,測量信號頻率為1 kHz,采樣周期為1 ms,原信號處理電路采用頻率為80 MHz的時鐘脈沖插補(bǔ),利用上升沿觸發(fā)計數(shù),得到測量分辨力為0.225″。而本文將原激勵信號頻率由1 kHz提高到10 kHz,采樣周期縮短到0.1 ms。并且本文提出的基于Qsys的時柵信號處理系統(tǒng)在電路上采用上升沿和下降沿同時觸發(fā)計數(shù),將4路相差45°的頻率為250 MHz的時鐘脈沖等效合并為2 GHz頻率的插補(bǔ)時鐘脈沖,得到的測量分辨力為0.09″。表1對改善前后時柵測量信號處理方案到分辨力參數(shù)做了系統(tǒng)對比,從理論上分析基于Qsys的時柵信號處理系統(tǒng)能有效地提高時柵傳感器測量分辨力。

表1 改善前后傳感器測量分辨力對比

針對時柵位移傳感器對測量精度、動態(tài)性能、可靠性等提出的高要求,本文設(shè)計了一種基于Qsys的時柵信號處理系統(tǒng),采用集成電路芯片的方式簡化電路設(shè)計,運用多路并行雙邊沿計數(shù)方法進(jìn)一步提高時鐘基準(zhǔn)的分辨力,使用Qsys系統(tǒng)工具設(shè)計的軟核能更快速的進(jìn)行數(shù)據(jù)處理,利用傅立葉諧波修正技術(shù)實現(xiàn)對測量結(jié)果的實時修正。實驗結(jié)果表明:經(jīng)過誤差修正后,該系統(tǒng)測量的整周誤差從原始-57.2″～92.5″下降到-2.0″～2.5″,提高了時柵傳感器的測量精度。基于Qsys的信號處理系統(tǒng)具有設(shè)計快速、結(jié)構(gòu)簡單、可移植性強(qiáng)等優(yōu)點,具有一定的工程應(yīng)用價值。