三維堆疊芯片電源分配網絡電源完整性建模與仿真?

胡 晉 王彥輝 張 弓

（江南計算技術研究所 無錫 214083）

1 引言

隨著半導體集成電路工藝制程的不斷躍升，在未來數十年左右的時間內，晶體管尺寸的縮減將受限于基本物理定律，繼續通過縮減晶體管尺寸來提升半導體集成電路系統集成度將變得尤為困難。目前，基于硅通孔（TSV）的三維芯片堆疊技術已經成為一項可以實現超大規模集成電路集成度跨越式發展從而延續摩爾定律甚至超越摩爾定律的潛在技術解決方案［1～4］。

三維芯片通過TSV 實現多層芯片垂直方向堆疊與互連，可以顯著提高半導體芯片的集成度，縮短互連長度，提高傳輸帶寬。與此同時，芯片集成度、電源功耗及信號傳輸速率的大幅提升，也導致電源與信號噪聲余量的顯著減少，此外由于互連TSV 的引入將導致TSV 電感與芯片電容產生諧振效應，以及電源分配網絡寄生分布特性所帶來的電源地反彈或同步開關噪聲等一系列電源完整性問題，對三維堆疊芯片電源完整性設計提出了嚴峻的挑戰［5～11］。為此，本文針對三維堆疊芯片電源分配網絡電源完整性仿真技術進行研究，在分析典型單層芯片電源地金屬層物理結構的基礎上建立單層芯片電源分配網絡分析模型。隨后建立多層芯片層間互連電源地TSV 對等效RLGC 電路模型，結合單層芯片電源分配網絡分析模型，拓展建立堆疊芯片電源分配網絡仿真分析模型。在電源完整性仿真分析中，利用數值分析方法，分別進行三維堆疊芯片電源分配網絡頻域阻抗特性與時域電源波動仿真，并且就芯片級濾波電容對堆疊芯片電源分配網絡時域噪聲的影響進行了分析。

2 單層芯片電源分配網絡分析模型

開展三維堆疊芯片電源完整性仿真技術研究，首先需要針對單層芯片的電源分配網絡進行仿真分析。當前超大規模集成電路芯片規模龐大，集成數十億個晶體管，電源地網絡異常復雜，對芯片級電源分配網絡仿真分析方法以及分析工具都提出了巨大的挑戰。本文利用芯片金屬層電源地網格物理結構信息，建立簡化的網格型單層芯片電源分配網絡等效電路模型。

圖1 為單層芯片網格型電源分配網絡。為簡化分析，芯片級電源分配網絡由兩個電源地金屬層構成，分別為Metal1 和Metal2。在Metal2 層水平的電源線和地線以均勻間隔垂直布設，相應地，在Metal1 層垂直的電源線和地線以均勻間隔水平布設，電源與地通過Metal1層和Metal2層間過孔連接構成網格型電源分配網絡。

圖1 單層芯片網格型電源分配網絡

圖2 單層芯片網格型電源分配網絡等效電路模型

圖2 為由單層芯片網格型電源分配網絡所建立的等效電路模型，其單元網格電路參數可由電源地金屬層物理結構信息理論推導得到［12］。

其中，LP 為金屬層線間隔，LW 為金屬層線寬，T1、T2分別為Meta1和Metal2層層厚，H1、H2分別為介質層層厚，σCu為金屬銅的電導率，εrμ0分別為介電常數和磁導率，Cor為趨膚效應因子。

在芯片級金屬層電源地網格規劃中選擇較大的線寬，同時縮小電源地線間隔，可以降低電源分配網絡的頻域阻抗，進而提高芯片電源分配系統的穩定性。與此同時，需要考慮的是芯片級金屬層電源地網格規劃必須要結合工藝制程、芯片面積、布局規劃、電源供電、功耗控制等多種因素來綜合考量。此外，在金屬層中插入片上濾波電容也可以直接有效地降低芯片電源分配網絡的頻域阻抗特性。

3 三維堆疊芯片電源分配網絡分析模型

3.1 電源地TSV對建模

硅通孔是三維堆疊芯片的重要組成部分，單層芯片通過硅通孔層間互連構成三維堆疊芯片。相應地，三維堆疊芯片電源分配網絡分析模型可以由單層芯片電源分配網絡模型及電源地TSV 對RLGC模型級聯而得到，簡化起見，這里忽略了信號與電源地之間的相互影響。電源地TSV 對RLGC 模型由信號TSV 對模型［13］引申而來，如圖3 所示。其中，模型參數CUnderfill、CIMD、CInsulator、CBump、CSi、GSi、RTSV、RBump、LBump與信號TSV 對RLGC 等效電路模型相同，具體計算方法可參考文獻［13］，限于篇幅，這里不再贅述。所不同的地方在于需要考慮電源地TSV 之間的耦合效應對硅通孔寄生電感的影響。

電源地TSV 寄生電感LTSV可以由式（4）～（6）計算得到：

其中，LST為硅通孔自電感，LMT為硅通孔互電感，dTSV、hTSV、μr，TSV、pTSV分別為硅通孔的直徑、高度、磁導率以及TSV的間距。

圖3 電源地TSV對RLGC模型

3.2 網格型電源地TSV對互感

在分析網格型電源分配網絡時，需要進一步考慮相鄰多個電源地TSV對所帶來的互感耦合效應。

圖4 為網格型電源分配網絡電源地TSV 對互感計算的示意圖，其電源地擺放采用典型的交錯排布布局。圖中LTP為電源TSV 電感，LTG為地TSV電感，LMT1，2，3分別為水平、垂直和對角方向上的互感。在電源地網格型交錯分配條件下，水平和垂直方向上電源電流同向流動，LMT1，2為正值，而在對角方向上電源電流反向流動，LMT3為負值。因此，位于網格陣列中心區域的電源TSV 電感LTP可以通過式（7）計算得到，LMT1，2，3可通過式（6）計算得到，位于網格陣列中心區域的地TSV 電感LTG可以參照式（7）計算，而位于網格陣列邊沿區域的電源地TSV電感可以類似計算得到。

圖4 網格型電源地分配網絡硅通孔互感

4 電源完整性仿真

4.1 頻域仿真

在頻域仿真中，利用前文所述方法計算電源分配網絡頻域阻抗曲線，對比單層芯片與三維堆疊芯片的頻域阻抗特性?？紤]兩層芯片堆疊，芯片尺寸為1000μm×1000μm，金屬層層厚T2、T1分別為1μm 和0.8μm，介質層層厚H2、H1分別為0.6μm和4μm，線寬LW 與線間隔LP 分別為10μm 和25μm。芯片間互連TSV 高度為50μm，電源地TSV對采用交錯布局，水平與垂直方向間隔為100μm。分別計算得到電源地TSV對的寄生電感，結合單層芯片電源分配網絡等效電路模型及層間互連電源地TSV 對RLGC 模型可最終得到多層堆疊芯片的電源分配網絡頻域阻抗曲線。

圖5 單層與堆疊芯片電源分配網絡頻域阻抗特性

圖5 為所得到的單層芯片與三維堆疊芯片電源分配網絡頻域阻抗對比曲線。圖中可以看出，堆疊芯片由于堆疊了兩層芯片，芯片電地網格寄生電容翻倍，導致電源分配網絡頻域阻抗在較低頻段（1GHz～10GHz）內阻抗降低，而由于層間互連TSV的引入導致TSV電感與芯片電容產生諧振，從而在較高頻段（＞10GHz）內產生頻域阻抗諧振點。進一步比較堆疊芯片內不同位置的電源分配網絡頻域阻抗特性，可以看出底層芯片與頂層芯片兩者的頻域阻抗曲線近似相同，由于電源網格級聯，頂層芯片電源分配網絡寄生電感大于底層芯片，導致電源分配網絡頻域阻抗諧振點向低頻方向移動。

4.2 時域仿真

頻域阻抗性能仿真主要表征電源分配網絡頻域LCR寄生參數特性，三維堆疊芯片電源分配網絡性能評估還需要結合負載翻轉電流特性開展精確的時域電源波動仿真分析。由三維堆疊芯片電源分配網絡頻域分析所得到的多端口S 參數模型頻帶寬、動態范圍大，直接級聯多端口S 參數模型并利用DesignerSI、Speed2000 等電路仿真器［14-15］進行復雜電源分配網絡時域電路仿真，不僅導致仿真時間過長、仿真效率偏低，更易于激發無源及穩定性問題［16］，導致仿真失效。

這里利用Matlab 數值分析方法對三維堆疊芯片電源分配系統時域電源波動響應進行分析。具體做法為首先對負載翻轉電流進行數字時域采樣，隨后對時域變化電流進行快速傅立葉變換得到頻域電流，頻域電流與前文三維堆疊芯片電源分配網絡頻域分析所獲得的電源分配系統頻域阻抗矩陣點乘后再進行逆傅立葉變換得到時域電源壓降，理想輸入電壓源減去電源壓降最后得到堆疊芯片電源分配系統實際的時域電源波動響應。

圖6 為堆疊芯片負載翻轉電流波形，考慮鋸齒波形負載翻轉電流，電流周期為15.6ns，電流幅度在1A～2A 范圍內變化，時域仿真時間為200ns，理想輸入電壓源為0.9V，采用1024 點快速傅里葉變換進行分析。三維堆疊芯片層數、尺寸、線寬與線間隔等分析條件與前文所述堆疊芯片電源分配網絡頻域分析相同。

圖6 堆疊芯片負載翻轉電流

首先分析兩層芯片電流同時翻轉條件下，底層芯片與頂層芯片電源分配網絡的時域電源波動響應，如圖7 所示?？梢钥闯?，當兩層芯片負載電流同時翻轉時，頂層芯片與底層芯片電源分配網絡均會有負載翻轉電流流過，同時兩層芯片間電流亦可呈疊加特性，導致在頂層芯片與底層芯片電源分配網格上形成較大的電源噪聲，其無論是電源直流壓降還是交流擺幅都無法滿足電源分配網絡的設計要求。

為了降低三維堆疊芯片負載電流同時翻轉所產生的電源噪聲，需要設計穩健的片上電源分配系統，增加芯片級濾波電容容量，同時結合芯片電流密度分布優化片內濾波電容擺放。這里分別考慮底層與頂層芯片片上濾波電容為10nF、20nF 和30nF 三種情況，同時為簡化分析，片上濾波電容采用全芯片均勻配置。圖8 為增加芯片片上電容后得到的堆疊芯片電源分配網格時域波動，可以看出，在芯片金屬層插入片上濾波電容可以直接有效地降低三維堆疊芯片電源分配網絡的時域電源波動。在實際設計中，芯片電容擺放也涉及到芯片面積規劃、漏電功耗控制等多種因素，需要綜合考慮。

圖7 堆疊芯片時域電源波動

圖8 堆疊芯片時域電源波動（增加芯片片上電容）

5 結語

本文研究三維堆疊芯片電源分配網絡電源完整性建模與仿真技術。首先根據芯片金屬層物理結構建立單層芯片電源分配網絡分析模型與電源地TSV 對RLGC 等效電路模型，并進一步拓展建立三維堆疊芯片電源分配網絡分析模型，隨后針對三維堆疊芯片電源分配網絡進行時頻域電源完整性仿真，分析電源分配網絡頻域阻抗特性、時域電源波動以及芯片級濾波電容對時域噪聲的影響。本文所述方法可以全面準確地分析三維堆疊芯片電源分配網絡性能特性，為三維堆疊芯片電源完整性設計提供有效指導。