基于VHDL 語言的數(shù)字電子時(shí)鐘設(shè)計(jì)

馬寧 劉佳輝 譚月潔 河北農(nóng)業(yè)大學(xué)

引言

數(shù)字電子時(shí)鐘是典型的時(shí)序邏輯電路，在日常生活中有著廣泛的作用。拿VHDL 硬件編程語言實(shí)現(xiàn)數(shù)字電子時(shí)鐘的設(shè)計(jì)，相比于其他設(shè)計(jì)實(shí)現(xiàn)途徑來說可移植性強(qiáng)，易于共享和復(fù)用，有更大的借鑒實(shí)用價(jià)值。

一、總體實(shí)現(xiàn)方案

分別將各功能模塊：分頻模塊，計(jì)時(shí)模塊，報(bào)時(shí)模塊，掃描譯碼顯示模塊單獨(dú)寫出，編譯仿真之后生成對(duì)應(yīng)的模塊的模擬元件，將模擬元件作為底層文件放在一個(gè)文件夾里，用元件例化component 語句編寫數(shù)字鐘整體系統(tǒng)。

1.分頻模塊：為了得到1HZ 的秒信號(hào)的輸入，需要對(duì)輸出信號(hào)進(jìn)行分頻，實(shí)現(xiàn)分頻器的電路是計(jì)數(shù)器電路（采用多級(jí)二進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)），采用的是100 倍分頻，經(jīng)過三次分頻即可得到1s 的時(shí)鐘信號(hào)。

2.計(jì)時(shí)模塊：計(jì)時(shí)模塊由三部分組成：秒計(jì)時(shí)器、分計(jì)時(shí)器和時(shí)計(jì)時(shí)器。秒、分計(jì)時(shí)器采用的六十進(jìn)制計(jì)數(shù)器，小時(shí)計(jì)時(shí)器采用的二十四進(jìn)制計(jì)數(shù)器，將計(jì)數(shù)器輸入輸出端邏輯相連即可構(gòu)成秒、分、時(shí)的計(jì)數(shù)，實(shí)現(xiàn)計(jì)時(shí)功能的進(jìn)制計(jì)數(shù)器。秒脈沖信號(hào)通過計(jì)數(shù)器，可分別得到秒的個(gè)位、十位，分的個(gè)位、十位，以及時(shí)的個(gè)位、十位的計(jì)時(shí)。60 秒為1 分，60 分為1 小時(shí)，24 小時(shí)為一天的計(jì)數(shù)周期。

3.報(bào)時(shí)模塊：報(bào)時(shí)模塊的功能是當(dāng)整點(diǎn)時(shí)即將min 作為模塊的輸入信號(hào)，min1=00，min2=00 時(shí)，alarm 輸出高電平，并且持續(xù)一分鐘。alarm 在0 分時(shí)輸出高電平，并且持續(xù)至min 的值不為0。

4.掃描譯碼顯示模塊：將數(shù)字鐘的和計(jì)時(shí)狀態(tài)直觀清晰的通過數(shù)碼管反應(yīng)出來。

5.整體設(shè)計(jì)：將以上模塊作為底層文件，并用原件例化語句編寫頂層設(shè)計(jì)的程序，通過 PORT MAP 語句將各模塊對(duì)應(yīng)的引腳正確連接起來。

二、設(shè)計(jì)仿真結(jié)果圖

2.1 分頻器：

2.2 秒計(jì)時(shí)器

2.3 分計(jì)時(shí)器

2.4 時(shí)計(jì)時(shí)器

2.5. 報(bào)時(shí)模塊

2.6. 掃描模塊

2.7. 譯碼顯示模塊

2.8. 數(shù)字鐘系統(tǒng)設(shè)計(jì)模塊

三、總結(jié)

本電子時(shí)鐘的設(shè)計(jì)拿VHDL 語言成功的實(shí)現(xiàn)了計(jì)時(shí)功能，重置時(shí)間功能，清零功能以及整點(diǎn)報(bào)時(shí)的功能，但在功能實(shí)現(xiàn)上仍有需要完善的地方，計(jì)時(shí)功能還能實(shí)現(xiàn)年月日的計(jì)時(shí)，整點(diǎn)報(bào)時(shí)功能能繼續(xù)改進(jìn)成鬧鐘功能。但是掌握了設(shè)計(jì)的原理和基本思路為以后的工作打下了良好的基礎(chǔ)，提供了有效參考。