多核微處理器體系結構級功耗模型分析

陳卓，劉暢，侯申，郭陽

(1.陸軍研究院作戰保障研究所，無錫江蘇，214000；2.湖南大學信息科學與工程學院，湖南長沙，410083；3.信息工程大學基礎系，河南洛陽，471003；4.國防科技大學計算機學院，湖南長沙，410083)

隨著集成電路發展到深亞微米及納米工藝后，單片芯片上集成的晶體管數目可達幾十億個，使得高性能微處理器進入超大存儲容量、眾多高速IO 接口的多核心時代，新型體系結構不斷出現，處理能力大大提升[1-3]。高性能微處理器的性能與集成度在按照摩爾定律高速發展時，“功耗墻”成為棘手的問題[4-7]。現代的通用處理器功耗峰值已經高達上百瓦，例如，Alpha 21364 功耗為100 W，AMD Opteron 功耗為90 W，Intel Itanium 2 功耗超過100 W，能效比成為微處理器的重要設計指標[8-10]。低功耗設計已成為微處理器設計的關鍵，而精確的功耗評估是進行低功耗設計的基礎[11-12]。一方面，由于微處理器主頻和規模的大幅提升以及集成電路工藝向納米級發展，微處理器的設計復雜度大大提升，設計周期大大增加[13-14]，所以，迫切需要在設計的各個階段就能精確評估功耗，盡早確定能滿足目標體系結構、性能指標要求的工藝，從而達到縮短設計周期的目的。另一方面，微處理器的功耗與芯片的體系結構、主頻、規模、工藝等因素密切相關[15]，在設計的各個階段(特別是設計的早期階段)進行較為精確的功耗評估變得十分困難，因此，如何根據功耗評估結果來確定工藝需求是CPU(中央處理器，central processing unit)工程實現的重要前提，在設計的開始階段就能確定工藝需求，對CPU 的成功研制將起到事半功倍的效果。……