基于FPGA的DDC模塊設(shè)計(jì)

摘 要：FPGA有很強(qiáng)的時(shí)序控制能力，可以用數(shù)字濾波器實(shí)現(xiàn)小型化、集成化，同時(shí)可以提高系統(tǒng)的可靠性。借助DSP builder模型化開(kāi)發(fā)工具又可以使電子系統(tǒng)的設(shè)計(jì)和開(kāi)發(fā)變得十分簡(jiǎn)捷。

關(guān)鍵詞：FPGA;DSP builder;模塊設(shè)計(jì)

DOI：10.16640/j.cnki.37-1222/t.2019.19.130

1 數(shù)字下變頻濾波器實(shí)現(xiàn)

選取信號(hào)參數(shù)為：，， ，，，取。采用的濾波器為FIR有限長(zhǎng)單位沖激響應(yīng) 低通濾波器，原理圖如下：

2DDC設(shè)計(jì)仿真

仿真波形如圖4所示。圖中I及Q分別是DDC的兩路波形。

數(shù)字化正交解調(diào)模塊在Simulink中驗(yàn)證完畢后，通過(guò)signal compiler把得到的mdl文件映射成了VHDL語(yǔ)言，并且自動(dòng)生成了一個(gè)工程。用Altera FPGA的集成開(kāi)發(fā)環(huán)境Quartus 可以打開(kāi)這個(gè)工程進(jìn)行綜合編譯，最后可以得到sof文件配置FPGA。

3 結(jié)論

DSP builder中的模塊均是Altera公司經(jīng)過(guò)優(yōu)化的IP核集成的，與FPGA的開(kāi)發(fā)環(huán)境中的模塊在本質(zhì)上沒(méi)有區(qū)別，該方法是基于FPGA的模型化設(shè)計(jì)方法，不僅節(jié)省了開(kāi)發(fā)時(shí)間的同時(shí)在一定程度上也節(jié)省了資源。

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作者簡(jiǎn)介：蘇剛（1988-），男，山東濱州人，碩士研究生，助教，研究方向：信號(hào)與信息處理理論及應(yīng)用。