IC版圖閂鎖預防

賀雪群

摘要：在版圖設計當中，latch-up閂鎖是比較常見的現象。電路設計上有可能自然形成，但版圖設計中更容易形成這種結構。除了普通情況下形成的latch-up結構，我們還有可能碰到比較特殊的情況，比如管子的SUB為襯切的情況，這種情況下稍有不慎就會形成latch-up閂鎖。

關鍵詞：襯切;latch-up;襯切管

中圖分類號：TN4 文獻標識碼：A 文章編號：1007-9416（2019）03-0109-01

1 普通情況下預防閂鎖

在版圖設計當中，閂鎖是比較常見的現象。如圖1所示，兩個普通的CMOS管子的擴散區相互之間形成了寄生的VPNP和LNPN，它們與寄生電阻、構成了圖1（B）中的結構。在非正常情況下，如果某一個寄生管開啟，比如Q1，則流過Q1的電流會開啟Q2，它們相互之間提供基極電流，并在Q1、Q2的放大倍數的情況下維持這個過程，直至切斷電源。

一般情況下，我們可以通過以下幾種方法來防止latch-up現象的發生：

（1）PMOS的SUB是確定的情況下，可以通過增大剖面圖中S1、S2的值來降低LNPN的β，因為VPNP的β一般來說是固定的。

（2）在MOS周圍的TAP多打孔，以減小Rn-和Rp-，這樣VPNP和LNPN的Vbe結基本上處于短接的狀態，BJT不能開啟。

2 管子為襯切的時候預防閂鎖

有時候，電路會碰到PMOS的SUB是襯切的情況，如圖2。

在襯切的瞬間，電路上存在電源掉零的情況，對應latch-up結構中的VPNP的B會掉到零，那么VPNP的BE結會開啟，VPNP開始工作，如果在畫襯切PMOS的DNW中畫有NMOS，那么就會導致latch-up結構開始工作，這個是我們不希望出現的。

襯切的情況一般出現在功率部分，少數在控制部分也有。在功率管部分，除了要做到前面提到的普通情況下的預防latch-up措施，還要把襯切的管子PMOS單獨畫在一個DNW中，如圖2所示。這種情況下，在電源掉零的情況下，VPNP不可避免的開啟，但抬高的也只是P-的電位，從而破壞了latch-up結構。在控制部分，如果出現了襯切的管子，單獨畫在一個DNW中有點奢侈，可以通過改動電路，在襯切管的S端與PIN之間加一個電阻，起到限流的作用，以減小Q0的，管子Q0更難開啟，如圖3所示。

參考文獻

[1] （美）黑斯廷斯.《模擬電路版圖的藝術》[J].電子工業出版社，2007（04）：145.

IC Layout Latch-up Prevent

HE Xue-qun

（xiamen Lingxi Semiconductor Technology Co.， Ltd.， Xiamen Fujian? 361008）

Abstract：In the layout design， latch-up latch is a common phenomenon. Circuit design may naturally form， but it is easier to form this structure in layout design. In addition to the latch-up structure formed under normal conditions， we may also encounter a special case， such as the SUB of the tube is the case of the lining， in which case the latch-up latch is formed with carelessness.

Key words：PMOSs SUB isnt fixed;latch-up;Latch prevention