高性能軟相關同步技術在數據鏈抗干擾上的應用*

楊 牧，陳長興，凌云飛，王曉東，林 興，文志軍

（空軍工程大學理學院，西安 710051）

0 引言

在未來高科技條件下的戰爭中，信息的準確傳遞是決定戰爭勝負的關鍵，無論是彈用數據鏈還是其他各類空地、星地數據傳輸鏈路，都需要在復雜電磁環境下進行數據傳輸，數據鏈抗干擾技術能夠有效提高電子對抗環境下的信息傳輸能力，目前受到了各國的高度重視。

數據鏈抗干擾技術通常采用MIMO系統，以擴頻和跳頻技術進行[1-3]，通過避開干擾頻段和時間來提高抗干擾能力，但這種方法缺乏對功率衰減問題的處理，物理層抗干擾能力并未提升；文獻[4-6]采用抗干擾天線來提高物理層抗干擾問題，但這種方式需要載體能夠布置足夠的天線陣元，彈載天線尺寸不一定能夠滿足要求；文獻[7]分析了通過擴頻、卷積碼等調制與編譯碼方式提高抗干擾性能，但不論何種方式提高性能，基本的同步性能是決定調制與編譯碼能夠發揮作用的關鍵指標。本文主要針對物理層同步技術的抗干擾進行研究，主要創新點包括：優化文獻[8-9]中采用的軟相關方式，由于其采用的軟相關方式需要進行信噪比估計，復雜度較高，因此，本文采用了近似簡化算法；同時，考慮到數據鏈在遠距離傳輸下信號能量衰減的不同，增加了基于SNR估計的環路動態調整，從基帶層面提升了數據鏈在長距離傳輸下的抗干擾能力與動態適應能力；最后，在FPGA平臺上實現了以上算法，并測試了同步算法的錯誤概率。

1 算法理論分析

1.1 優化的軟相關算法

軟相關算法基本思想是根據接收的比特能量尋找最符合期望比特序列的起點，也可以理解為基于極大似然估計判斷的邊界。在實際通信中，接收到的比特能量可以用式（1）表達：

其中，rk是接收端的比特信號能量，Ack是發送端的比特信號，nk為噪聲能量，對于此信號，根據文獻[10-12]中給出的方案，需要對連續信號作軟相關來找出最大值，其中軟相關計算公式為：

其中，Pi為某點軟相關的幅度值，l為同步碼的長度，Sk為與起始位置不大于同步碼長度的比特位置上的信號能量，Signk是該點的期望符號，而δ2為噪聲能量，這種軟相關方案下需要對噪聲能量有較為準確的判斷，然而在實際應用中，估計得到的信道噪聲不會非常準確。式（2）中等式右邊第2項是為了剔除噪聲在本次軟相關過程中的影響，由于傳輸信號中，比特通常采用交織與卷積的方式，因此，可以認為比特能量的期望均值為0，因此，可將其簡化為下式：

將其帶入軟相關計算公式，簡化得到如下的計算公式：

更新過的計算公式不需要得到信號能量，因此，更適合工程實現，修改的算法利用信號能量來估算噪聲帶來的影響，直接對軟相關范圍內的數據求幅度和，在降低計算復雜度的同時并不會帶來大的性能損失。

軟相關計算會得到一串不同幅度值的相關結果，要得到正確的同步起點，還需要對軟相關結果進行判決，本文采用置信度判決方式，置信度判決公式如下：

其中，R為各比特符號幅度值，Rmax是最大點的幅度值，Rall是同步范圍內所有點的同步結果，也含最大點。為適應不同衰落下的信號能量，將成功判決條件分為兩種情況，成功判決條件如下：

1）當P大于50%時，直接判決該點為信號同步起點；

2）當P處于30%～50%時，采用Tong判決方式，與首個最大點位置相同判決成功次數加一，反之減一，當判決成功次數大于等于3時判定為起點，小于-3時認為判決點錯誤，重啟判決；

3）當P小于30%時，此次判決認為無效。

這種判決方式能夠有效在低信噪比下準確選取合適的同步起點，同時能夠適應高信噪比下快速同步的需求。

1.2 SNR判決下的動態調整

對于高信噪比高動態與低信噪比與低動態的場景，采用SNR判決調整環路參數、同時計算同步成功置信度。

圖1 動態調整流程圖

動態調整算法基于信噪比計算，當跟蹤上一定時間的信號后，計算得到粗略信噪比，當信噪比大于門限時，采用高動態環路，同時將計算同步成功置信度；反之采用高靈敏度環路，也同樣計算置信度，當置信度滿足要求時，接收基帶跟蹤同步完成。

本文采用二階鎖頻環輔助三階鎖相環的環路方案。為滿足不同場景下的環路需求，環路帶寬也應選取合適值，根據實際測試與仿真結果，設定兩種環路配置如下：

表1 高動態環路配置

高動態環路適用于高信噪比條件，能夠在捕獲完成后500 ms內快速實現粗跟，后續降低環路帶寬實現精細跟蹤。

表2 高靈敏度環路配置

高靈敏度環路配置降低了整體環路帶寬，確保在環路中濾出更多的噪聲，以提升跟蹤性能。

2 仿真分析

仿真主要分析優化后的軟相關算法的誤同步率性能與動態切換效果。

2.1 軟相關性能仿真

性能仿真中采用了常用的硬相關方式（即直接找同步頭的方式）、普通軟相關、文獻中優化的軟相關方案及本文采用的簡化了復雜度的軟相關方式。考慮到工程應用中跟蹤環路必然存在相位與碼環誤差，本文仿真中均采用跟蹤環路輸出值作為同步判決數據輸入，避免了其他文獻中采用無誤差碼環導致的與實際效果不符。

圖2 軟相關算法性能仿真

圖2中，Hard Sys與Normal Soft Sys分別為硬判決同步與普通軟判決同步，而Opt Soft Sys為文獻中給出的優化軟判決方式，Opt Soft Sys For Imp是簡化了計算復雜度后可用于實際工程應用的軟相關同步判決性能，可以看出，盡管簡化復雜度后的軟相關同步判決算法性能比文獻中的優化算法性能略有下降，但損失不到0.5 dB，仍然比普通軟相關算法的性能有1 dB的提升。同時，本文算法僅比普通軟相關算法的計算復雜度增加了N個加法器（N為同步頭比特數），而文獻中的優化軟相關方式由于需要噪聲能量，因此，在實際使用中是無法實現的。

本文算法的應用場景不僅需考慮低信噪比下正確同步的性能需求，也需要在高信噪比場景中能夠實現快速同步，根據上文所述，同步判決采用置信度實現。

圖3 不同信噪比下軟相關同步結果

圖3中可以看出，高信噪比每次相關的結果置信度都很高，根據上文中置信度計算方式，圖3中高信噪比軟同步在第37個點，首次出現大的相關峰值時成功同步；低信噪比在第94點上成功同步，算法實現了不同場景對同步的要求。

2.2 同步策略動態調整

環路同步策略主要針對高信噪比下的動態性能，因此，仿真主要針對高動態下的跟蹤能力，仿真測試高動態下的環路鎖定情況，其中環路鎖定判決計算方式如下：

I/Q分別為同向分量信號能量與正交分量信號能量，由于采用調制方式為BPSK，因此，Q路信號能量在穩定跟蹤時接近于0。P值越接近1，跟蹤穩定度越好。

表3 高動態測試結果

表3顯示，在最高30 g的情況下，依然能夠穩定跟蹤，同步策略在高動態場景下能夠正常工作。

3 硬件實現

高性能軟相關技術是數據鏈基帶處理的一部分，本文采用altera arriaV SOC芯片進行硬件實現，其中軟相關采用SOC芯片中ARM部分進行處理，將連續數據比特通過HPS傳至ARM端進行浮點數據處理，這種方式能夠充分發揮SOC芯片優勢。

圖4 數據鏈接收機樣機

軟相關主要在ARM端進行處理，處理流程如下：

1）接收FPGA端傳輸的1比特積分值，并將傳輸的首個積分值設為計數起點；

2）以N個計數值為周期，即同步碼為周期，進行軟相關；

3）統計各點相關值，計算置信度；

4）根據判決條件實現快速同步/高靈敏度同步。

以上便是數據鏈軟相關下的優化同步方案，值得注意的是，在數據由FPGA端傳到ARM端時，必須嚴格確保數據傳輸不出現丟失的情況，否則會導致ARM端比特錯位，進而導致整個傳輸失敗。

實際測試結果與仿真結果對比如圖5所示。

圖5 實測相關結果與仿真結果對比

圖5中，Simulate data為仿真數據，Real Time data為實際在FPGA板上傳輸測試數據，可以看出，兩者誤差不到0.5 dB，誤差主要是數據量化帶來的誤差，仿真結果表明，優化后的軟相關結果比之前采用的硬判決方案能有2 dB左右的性能提升。

4 結論

本文從數據鏈傳輸物理層考慮提高抗干擾能力，在軟相關同步上實現了一種更為實用的算法，在降低計算復雜度的同時僅損失了0.5 dB的同步性能，同時利用優化的同步判決在信道變化的情況下實現了通用化的同步方案。

在完成軟件仿真后，采用SOC芯片實現了本文算法，在實際通信過程中本算法工作正常，性能較之前采用的硬判決方案有約2 dB的提升。