應用于MOEMS集成的TSV技術研究*

胡正高,蓋 蔚,徐高衛,羅 樂

(1.中國科學院上海微系統與信息技術研究所,傳感技術聯合國家重點實驗室,上海 200050;2.中國科學院上海微系統與信息技術研究所,信息功能材料國家重點實驗室,上海 200050;3.中國科學院大學,北京 100049)

作為典型的微光機電系統(MOEMS)之一,微鏡陣列(MMA)被用于許多宏觀光學領域[1],其中扭轉鏡因其優異的動態響應性能而廣泛應用于微光刻技術[2]。大陣列是微鏡裝置發展的方向之一,將掃描所需的較大的光學表面細分成較小的鏡元可帶來更高的固有頻率,更大的傾角以及更低的驅動電壓和更小的平動。然而,鏡元數目增加的同時也會帶來I/O數量的增加。對于64×64微鏡陣列,其I/O數量超過16 000,如此規模的I/O數量給MMA和高壓ASIC(HV-ASIC)之間的互連帶來了挑戰。

隨著高密度集成、低功耗和高帶寬密度等需求的持續增加,越來越復雜的互連技術需要被開發。三維(3D)集成由于具有功耗低、形狀因數小、性能高、功能密度高等優點,被認為是一種新型解決方案[3-6],它通過縮短互連的長度來滿足低延遲和低功耗的互連需求。為了實現三維(3D)集成,需要幾個關鍵技術,如硅通孔(TSV),晶圓片減薄,拿持,以及晶圓/芯片的鍵合。其中TSV由于具有縮短連接路徑,實現最短和最多樣化的Z方向互連、減小封裝面積的優點,被認為是三維(3D)集成的核心[7-9]。TSV的制備主要包括激光鉆蝕[10]、深反應離子刻蝕(DRIE)[11]以及濕法腐蝕[12]。激光鉆孔不適用于小孔徑、高深寬比的通孔制作,濕法腐蝕通孔占用面積大、反應速率不易控制,DRIE刻蝕通孔其工藝可控,通孔深寬比高。TSV的填充材料主要包括液態金屬[13]、銅(Cu)[14]以及多晶硅(Polysilicon)[15],其中銅(Cu)的填充應用最廣。

為了解決MMA和高壓ASIC(HV-ASIC)之間的高密度互連問題,可通過TSV技術,將硅基板正面電極引到背面,然后在基板正反兩面分別貼裝MMA芯片和HV-ASIC芯片,實現MMA芯片與HV-ASIC芯片的互連,其方案如圖1所示。該MMA單元有如下特點:①MMA芯片面積大(64mm×64mm),I/O數量多(>16 000),因此與之對應的TSV數量大,且TSV互連的均勻性要求高;②高壓ASIC驅動MMA時功耗較大,產生熱量較多,而整體結構對溫度控制要求較高,因此通過TSV對整體結構的散熱需求大。綜上,該方案的核心在于TSV的制備與無缺陷填充。目前關于TSV的制備與填充已有較多文獻報道,但對于這種高密度、高可靠性、高散熱需求TSV的應用很少報道。本文對應用于微光機電系統(MOEMS)集成的TSV工藝進行了研究,采用深反應離子刻蝕TSV,使用熱氧化進行TSV的絕緣,利用電鍍銅(Cu)實現TSV的無缺陷填充,最后對無缺陷填充的TSV進行電學表征,包括TSV的導通和電阻測試、TSV電容測試以及TSV漏電流測試。

圖1 MMA單元的3D集成示意圖

1 TSV制作工藝流程

基于DRIE刻蝕速率可控,刻蝕深寬比高等優點,本文采用DRIE進行通孔刻蝕。DRIE刻蝕通孔主要有兩種方式:直接刻蝕形成通孔;刻蝕形成盲孔,然后背部減薄至通孔漏出。由于MMA芯片面積大(64 mm×64 mm),其與硅基板的熱應力問題需要考慮,因此基板厚度很關鍵,若基板太薄,一方面在制作過程中容易碎片,另一方面由于熱應力的存在,硅基板將發生嚴重翹曲,影響可靠性。因此最終選擇直接刻蝕來形成通孔。

硅基板的主要制作工藝流程如圖2所示,具體制作過程如下:①在雙拋低阻硅片上首次生長氧化層,其厚度為2 μm,如圖2(a)所示;②在硅片正面光刻,去除窗口中的氧化硅,如圖2(b)所示;③利用電感耦合等離子體深刻蝕技術(ICP-DRIE)對硅片正面進行干法刻蝕,直至通孔被刻穿,如圖2(c)所示;④采用BOE溶液(Buffered Oxide Etchant)去除硅片正反面上殘余的二氧化硅層,重新進行熱氧化形成二氧化硅層作為TSV的絕緣層,如圖2(d)所示;⑤將TSV硅片與裸支撐硅片的Au層面進行金-金鍵合,以形成電鍍種子層,如圖2(e)所示;⑥對TSV進行銅電鍍填充,待填充完成后,進行化學機械研磨(CMP)處理,如圖2(f)所示;⑦去除裸支撐硅片,如圖2(g)所示。

圖2 硅基板制作工藝流程圖

2 實驗

2.1 TSV的刻蝕與絕緣隔離

實驗中選用4英寸N型的<100>雙面拋光硅片,硅片厚度為(425±5)μm,電阻率為3 Ω·cm～8 Ω·cm,通孔直徑為100 μm,間距500 μm。利用電感耦合等離子體深刻蝕技術(ICP-DRIE)對硅片正面進行干法刻蝕,采用刻蝕和鈍化交替進行的Bosch工藝,實現對側壁的保護,最終形成高深寬比的TSV。

在Bosch工藝中,聚合物對側壁起到了鈍化保護作用,但是每一個循壞刻蝕的過程中會形成扇貝紋結構,如圖3(a)所示,并且刻蝕過程會造成橫向鉆蝕,從而產生線寬損失(CD Loss),導致制作的TSV直徑偏離理論值。通過優化工藝參數,如表1所示,可以將側壁波紋的起伏控制在較小范圍,如圖3(b)所示。ICP-DRIE過程中刻蝕和鈍化階段SF6和C4F8的流量分別為400 sccm和275 sccm,一個周期內,刻蝕時間和保護時間分別為6.5 s和3.5 s。

表1 BOSCH刻蝕工藝的實驗參數

圖3 Bosch工藝深孔刻蝕示意圖側壁形貌表征圖

對于垂直形貌的TSV,其側壁一般采用淀積SiO2或者旋涂有機介質層進行絕緣處理,而淀積SiO2的臺階覆蓋性差,旋涂有機介質層的TSV通常為環形孔,其結構較常規TSV更為復雜。實驗中的TSV為常規通孔TSV,為保證其側壁絕緣,最終采用熱氧化法形成一層2 μm厚的SiO2。通孔邊緣及中間部位氧化層厚度如圖4所示,其厚度均在2 μm左右,具有一致性。

圖4 通孔邊緣及中間氧化層厚度

2.2 TSV的填充

本文采用金-金鍵合及bottom-up電鍍方式對TSV進行填充。圓片級金-金鍵合的主要作用是為電鍍通孔時提供種子層。實驗中使用SUSS SB6E晶圓鍵合機,采用3 000 mbar的鍵合強度,300 ℃的鍵合溫度,將TSV硅片與裸支撐硅片的Au層面進行金-金鍵合,以形成電鍍種子層。

由于種子層存在于通孔底部,這就要求電鍍液必須充分浸潤通孔,但當通孔深寬比較高時,毛細現象較嚴重,電鍍液無法充分浸潤整個通孔,導致TSV電鍍無法進行。因此,實驗中一方面采用配備循環攪拌噴嘴的電鍍槽,通過噴嘴對電鍍液的噴射,使電鍍液盡可能的進入通孔底部;另一方面,在電鍍之前,將圓片進行真空處理,使電鍍液充分浸潤整個通孔。

圖5 不同工藝參數條件下TSV電鍍結果

本文在甲基磺酸銅系電鍍液和特殊添加劑的作用下對高深寬比的垂直通孔進行電鍍,銅離子的質量濃度為55 g/L,甲基磺酸的質量濃度為10 g/L,氯離子的質量濃度為50 mg/L,有機添加劑的配方為加速劑∶抑制劑∶平坦劑=3 mg/L∶10 mg/L∶7 mg/L。圖5為不同工藝參數下的TSV電鍍結果,1ASD電流密度下,通孔中存在較大空洞,如圖5(a)所示;0.6ASD電流密度下得到的填充效果較之前有明顯改善,雖然空洞仍然存在,但空洞明顯減小,如圖5(b);先在0.6 ASD的條件下電鍍一段時間,然后改用0.5 ASD的電流密度進行后續電鍍的結果如圖5(c)所示,此時從其截面圖可以看出TSV無空洞存在,為了進一步驗證TSV填充效果,利用X光檢測儀對其進行檢測,其結果如圖5(d)、5(e),從中可以看出TSV填充完好,內部無空洞、縫隙等缺陷。

上述結果表明前期采用小電流密度有助于TSV的無缺陷電鍍,分析原因如下:TSV的電鍍是三種添加劑共同作用的結果,其中起關鍵作用的是加速劑和抑制劑。加速劑主要分布在銅表面及深孔底部,可降低電鍍反應的電化學電位和陰極極化,從而加速沉積速率。抑制劑主要分布在通孔開口及硅表面,抑制該部分銅的沉積。若電鍍初期采用大電流,將使加速劑的吸附能力提高,從而增加其在通孔開口處的覆蓋率,導致抑制劑失效,最終使通孔開口處的沉積速率大于底部形成空洞。圖5(b)之所以在通孔開口附近出現空洞,是因為隨著電鍍的進行,開口尖端部分電流密度增大,加速劑覆蓋率增加使抑制劑失效,最終形成空洞。因此,為了避免空洞的形成,實驗中采用減小電流密度的方法可減弱加速劑的吸附能力,進而保持抑制劑的作用,最終形成無缺陷的TSV。

3 TSV的電學特性

3.1 電阻

在TSV制作完成后,對其進行電阻測試,電阻采用Kelvin測試法,其優點在于,可以去除探針的接觸電阻帶來的誤差,得到精確地電阻測量結果。具體測量示意圖如圖6插圖所示,I1和I2用來測量電阻兩端的電流值I,E1和E2用來測量電阻兩端的電壓值VRS,被測電阻R即為電壓值VRS和電流值I的比值。

圖6 TSV電阻分布

隨機選取50個TSV分別進行電阻測試,測試結果如圖6所示,結果發現50個TSV中有一個TSV不通,TSV導通率為98%。其余導通TSV的電阻值范圍為0.130 Ω～0.294 Ω,平均值為0.199 Ω,單個TSV的電阻值分布,基本上呈正態分布,其中處于0.16 Ω～0.22 Ω的樣品最多,在總樣品數一半以上。實驗中測得的單個TSV平均電阻值相比2017年佐治亞理工學院提到的1.2 Ω[16],其數值更小,電學性能更好。TSV無法實現導通主要有兩個原因:極個別通孔內部沒有被電鍍液完全浸潤,導致電鍍無法進行,造成TSV不通;電鍍過程中局部區域的電流密度分布不均,導致少數通孔內存在大量缺陷,造成TSV不通。

3.2 電容和漏電流

TSV結構可以看成是金屬(銅)-絕緣介質(SiO2)-半導體(Si)(MIS)結構。TSV這種典型的MIS結構一方面會在金屬和半導體之間產生漏電流,另一方面,會導致寄生的MIS電容。漏電流和MIS電容會導致信號延遲和功率損耗。因此,MIS電容和漏電流的測量很有必要。

MIS電容的測試結構如圖7插圖所示,相鄰兩個TSV構成了MISIM結構,左右TSV可以分別看作是ground-TSV和signal-TSV。利用HP4284A進行測量,在1MHz,偏置電壓-10 V～10 V的條件下其測量結果如圖7所示。C-V曲線基于零伏對稱,當偏壓為零時,達到最高點,此時電容為170.45 fF,單個TSV寄生MIS電容值在100 fF左右,與現有報道結果一致[17];當偏壓為正時,電容隨偏置電壓的增大而減小;當偏壓為負時,電容隨偏置電壓的減小而減小。測試結果與signal-ground TSV電容耦合理論一致[18]。隨著偏置電壓的增加,signal-TSV的電容從積累區到耗盡區,最終到反型區,ground-TSV的電容則從反型區到耗盡區,最終到積累區。由于signal-ground TSV結構中每個TSV的C-V曲線一致,因此signal-ground TSV的C-V曲線關于V=0對稱。

圖7 TSV C-V曲線

漏電流利用Agilent 4156C進行測試,加載電壓為0～100 V,測試結果如圖8所示。漏電流I與加載電壓V線性相關,隨著加載電壓V的增加,漏電流I隨之增加,當加載電壓V為100 V時,漏電流I為9.43 pA。I-V關系基本符合I(pA)=0.089 19V+0.483 32曲線,表明TSV的絕緣電阻大約為11.21 TΩ,其結果遠大于[15]提到的10 GΩ,說明其具有很好的絕緣特性。

圖8 TSV I-V曲線

綜上,制備的高密度TSV在導通性及側壁絕緣性上均達到了較好的效果,具有良好的電學特性。

4 結論

本文對應用于MOEMS集成的TSV工藝進行了研究。通過ICP-DRIE獲得了具有較小扇貝紋的陡直TSV通孔;通過熱氧化獲得了2 μm厚的側壁絕緣層;通過金-金鍵合及bottom-up法,在甲基磺酸銅系電鍍液下實現了TSV的無缺陷填充;對填充后的TSV進行電學表征,測試結果表明,單個TSV的電阻平均值為0.199 Ω、相鄰兩個TSV的電容在無偏壓時為170.45 fF、TSV的漏電流在100V時為9.43 pA,具有良好的電學特性。