電荷泵鎖相環(huán)系統(tǒng)級(jí)功耗估計(jì)

魏建軍 王振愿 陳付龍 劉乃安 李曉輝

摘 ??要：功耗問題是制約集成電路設(shè)計(jì)的一個(gè)重要因素.分析了CMOS集成電路中功耗的來源，集成電路設(shè)計(jì)中功耗設(shè)計(jì)的目的，估算方法和功耗模型.研究模擬集成電路的特點(diǎn)和相應(yīng)的功耗估計(jì)方法.針對(duì)采用環(huán)形振蕩器的電荷泵鎖相環(huán)，研究電荷泵鎖相環(huán)的組成，各模塊的工作原理及對(duì)功耗的貢獻(xiàn)，提出了電荷泵鎖相環(huán)系統(tǒng)級(jí)功耗估計(jì)模型.與實(shí)際測(cè)量結(jié)果相比，相對(duì)誤差小于22%.該模型易于植入集成電路設(shè)計(jì)工具，可以對(duì)鎖相環(huán)系統(tǒng)級(jí)設(shè)計(jì)提供功耗方面的參考，提高集成電路的設(shè)計(jì)質(zhì)量.

關(guān)鍵詞：功耗估計(jì);功耗模型;能量轉(zhuǎn)移;電荷泵鎖相環(huán)

中圖分類號(hào)：TM935 ????????????????????????????????文獻(xiàn)標(biāo)志碼：A

Power Estimation of Charge Pump PLL at System Level

WEI Jianjun1，WANG Zhenyuan1，CHEN Fulong2，LIU Naian1，LI Xiaohui1

（1. School of Telecommunications Engineering，Xidian University，Xi'an 710071，China;

2. School of Mathematics and Computer Science，Anhui Normal University，Wuhu 241003，China）

Abstract： Power is an important factor that restricts the design of Integrated Circuit （IC）. The power origin in CMOS IC，the aim of power estimation in IC design，the estimation method，and the power model were analyzed. The characteristic of analog integrated circuit and the corresponding way for power estimation were studied. In order to distribute the power at system level， the construction of charge pump PLL，the principle of every module and the contribution to power were also studied. The power estimation model of charge pump PLL with ring oscillator was proposed at system level. The relative error is less than 22% when compared with the actual measurement. This model is easy to be integrated into design tools and can give guidance on power consumption for PLL at system level to improve the quality of Integrated Circuit design.

Key words： power estimation;power model;energy transfer;charge pump PLL

集成電路集成度和時(shí)鐘頻率的大幅度提高，導(dǎo)致功耗問題日益突出，功耗已成為許多ASIC設(shè)計(jì)中的關(guān)鍵因素之一.但是，由于滿足功耗設(shè)計(jì)需要的EDA軟件發(fā)展緩慢，設(shè)計(jì)者不得不在設(shè)計(jì)后期反復(fù)驗(yàn)證以滿足功耗特性，延長(zhǎng)了產(chǎn)品設(shè)計(jì)周期，推遲了上市時(shí)間.為使功耗設(shè)計(jì)能溶入集成電路設(shè)計(jì)方法學(xué)，使得設(shè)計(jì)者在考慮延遲、噪聲和芯片面積等因素的同時(shí)，也能對(duì)功耗進(jìn)行分析權(quán)衡，高層次的功耗估計(jì)越來越迫切.電荷泵型鎖相環(huán)頻率綜合器是一數(shù)模混合系統(tǒng)，大量使用在芯片中，提供精確的時(shí)鐘或載波信號(hào)，雖然占用的面積不大，但功耗卻很顯著，在芯片系統(tǒng)設(shè)計(jì)階段對(duì)其進(jìn)行功耗估計(jì)，便于芯片的功耗分配.目前數(shù)字集成電路存在較為成熟的功耗估計(jì)算法，可以從系統(tǒng)級(jí)到晶體管級(jí)估計(jì)功耗.模擬集成電路功耗估計(jì)算法研究很少，主要集中在晶體管級(jí)，系統(tǒng)級(jí)較少.僅有部分文獻(xiàn)針對(duì)模擬濾波器和ADC提出了系統(tǒng)級(jí)功耗估計(jì)算法，而且限制了濾波器的類型[1]，本文從系統(tǒng)級(jí)提出一種電荷泵鎖相環(huán)的功耗估計(jì)算法，在系統(tǒng)設(shè)計(jì)階段提供功耗方面的參考.

1 ??CMOS集成電路中的功耗

CMOS工藝是集成電路領(lǐng)域最普遍采用的工藝，所實(shí)現(xiàn)的電路的功耗由動(dòng)態(tài)功耗和靜態(tài)功耗組成，來源主要有三個(gè)方面： 開關(guān)功耗（Pactive）、短路功耗（Pshort）和漏電功耗（Pleak）.動(dòng)態(tài)功耗包括開關(guān)功耗和短路功耗，靜態(tài)功耗主要指漏電功耗.

開關(guān)功耗是電路的邏輯發(fā)生改變時(shí)對(duì)負(fù)載電容的充電/放電而引起的功耗，當(dāng)CMOS電路進(jìn)行開關(guān)操作時(shí)，需對(duì)輸出節(jié)點(diǎn)的負(fù)載電容進(jìn)行充電/放電操作，存在有電流流動(dòng)，需要消耗能量.短路功耗是由于電路中NMOS和PMOS晶體管同時(shí)導(dǎo)通時(shí)，從電源端到地的導(dǎo)通電流形成的，功耗的大小與輸入信號(hào)的上升時(shí)間、下降時(shí)間、工作頻率、負(fù)載電容、器件尺寸等有關(guān).優(yōu)化設(shè)計(jì)門的尺寸盡可能保證輸入、輸出信號(hào)的上升時(shí)間、下降時(shí)間相等，短路功耗將小于動(dòng)態(tài)功耗的15%[2].漏電功耗主要由三部分構(gòu)成：MOS晶體管中源、漏擴(kuò)散區(qū)和體區(qū)間所形成pn結(jié)的反向電流Ipn;次開啟電壓下存在的反型電荷形成的亞閾值漏電流Isub;由于薄的柵氧化層導(dǎo)致的柵漏電流Ig.在CMOS器件中，反向pn結(jié)偏置電流與亞閾值漏電流均在pA級(jí)，在特征尺寸為1 μm的情況下，二極管的泄漏電流一般為1 pA. Ipn正比于源、漏擴(kuò)散區(qū)的面積，主要由制造工藝決定.Isub隨著晶體管寬長(zhǎng)比的增加而線性增加，隨著Vgs-VT的減少而呈指數(shù)關(guān)系下降.與動(dòng)態(tài)功耗相比，靜態(tài)功耗的影響較小，但隨著深亞微米CMOS工藝的發(fā)展，器件的閾值電壓越來越低，漏電流的影響不容忽視，限制了工作電壓的進(jìn)一步降低.