多芯片組件電源分配系統(tǒng)（PDS）的建模與仿真

暢藝峰，鄒旭軍，尤海艷，譚憲文，雷群龍

（深圳市中航比特通訊技術(shù)有限公司 專用通訊承載網(wǎng)絡(luò)重點(diǎn)實(shí)驗(yàn)室，廣東 深圳 518000）

0 引 言

多芯片組件（MCM）是將2個(gè)或2個(gè)以上的大規(guī)模集成電路裸芯片和其他微型元器件電連接于同一塊高密度互連基板上，并封裝于同一外殼內(nèi)所構(gòu)成的具有一定部件或系統(tǒng)功能的高密度微電子組件。MCM封裝技術(shù)具有降低互連延遲和提高封裝密度的優(yōu)勢(shì)，可廣泛應(yīng)用于高性能系統(tǒng)[1]。隨著MCM工作頻率的升高和上升沿的縮短，電源的波動(dòng)將對(duì)系統(tǒng)影響較大，出現(xiàn)電源完整性問題（PI）。電源噪聲的產(chǎn)生可歸因?yàn)榉抢硐腚娫捶峙湎到y(tǒng)（PDS）。電源分配系統(tǒng)包括系統(tǒng)和局部電源分配網(wǎng)絡(luò)，作用是給系統(tǒng)內(nèi)器件提供電源。這些系統(tǒng)器件均對(duì)電源平穩(wěn)性有一定要求。

目前，國內(nèi)外對(duì)MCM電源分配系統(tǒng)已有相關(guān)研究[2]，如采用有限時(shí)域差分法（FDTD）對(duì)局部電源分配系統(tǒng)進(jìn)行仿真和優(yōu)化。該方法只限于一階近似，且對(duì)有源電路建模所得的封裝響應(yīng)不夠精確。通過對(duì)MCM高速電路的電源阻抗分析，說明增加去耦電容的必要性。基于此，建立包含去耦電容的PDS模型，并仿真得到參考平面對(duì)信號(hào)傳輸質(zhì)量的影響，而兩驅(qū)動(dòng)端波形在電壓參考位置的波形相差15 ps。相較于SPICE模擬結(jié)果，本文方法得到的電壓波動(dòng)減小了10 mV，驗(yàn)證了方法的正確性。

1 電源阻抗設(shè)計(jì)

由于電源平面存在阻抗，瞬間電流通過時(shí)會(huì)產(chǎn)生一定的電壓降和電壓波動(dòng)，而高速電路器件要求電源工作在正常電壓的±4%之內(nèi)。為保障器件正常工作，需降低電源阻抗。由電源阻抗表示式（1）可知，隨著電源電壓的減小，瞬間電流不斷增大，大大降低了所允許的最大電源阻抗。

在時(shí)鐘的上升沿和下降沿，電源系統(tǒng)的瞬間電流發(fā)生變化。電源電壓波動(dòng)與阻抗的關(guān)系式為：

其中，R、L分別為電源電阻和電感。

通過分析可知，增加去耦電容可滿足電源阻抗要求。去耦電容的主要參數(shù)是等效交流阻抗，可表示為：

其中，RESR為電容串聯(lián)電阻；Xac為電容等效交流阻抗；L為分立電容的電感之和。

2 電源分配系統(tǒng)建模

圖1為電源層為參考平面的緩沖器驅(qū)動(dòng)微帶線的等效電路模型。由圖1可知，信號(hào)在上拉轉(zhuǎn)換時(shí)，無電流通過去耦電容；信號(hào)在下拉轉(zhuǎn)換時(shí)，流經(jīng)去耦電容的電流是信號(hào)電流的2倍。因此，應(yīng)選擇地層為參考平面，并保證回流通過時(shí)信號(hào)不失真。

本文選擇地層作為參考平面，建立的等效電路模型如圖2所示。由圖2可知，當(dāng)NMOS導(dǎo)通或關(guān)閉時(shí)，電源須快速提供電流，但電源路徑上的串聯(lián)電感會(huì)阻礙電流通過。若該電感較大，則當(dāng)瞬間電流變化較快時(shí)，輸出緩沖器和電源會(huì)被完全分隔，導(dǎo)致電源無法提供所需電流。I/O單元上的電壓偏低，即出現(xiàn)地彈。設(shè)計(jì)中增加的去耦電容作為局部電源或I/O的電源供給系統(tǒng)，可在開關(guān)輸出時(shí)提供必要的瞬間電流，保證信號(hào)的完整。

圖1 參考平面為電源層時(shí)緩沖器驅(qū)動(dòng)微帶線的等效電路模型

圖2 虛線左邊部分的電源分配網(wǎng)絡(luò)等效電路模型可表征輸出緩沖器的電源供給情況。其中，L1為電壓調(diào)節(jié)模塊（Vdd）和去耦電容之間的電感路徑，L1=10 nH；L2為去耦電容和芯片I/O單元間的電感路徑，L2=5 nH；C為器件I/O單元的去耦電容。對(duì)該模型仿真，可得一階近似結(jié)果。

由于該模型中電源的電感阻止高頻AC信號(hào)通過，即回流必須經(jīng)過電容返回，圖2選擇地層作為參考平面，以使流經(jīng)去耦電容的電流最小。例如，假設(shè)NMOS的輸出阻抗為5 Ω，信號(hào)由高到低跳變，則可計(jì)算電路處于下拉狀態(tài)時(shí)流經(jīng)去耦電容的電流僅為83 mA。

圖2 參考平面為地層時(shí)緩沖器驅(qū)動(dòng)微帶線的等效電路模型

3 仿真結(jié)果與分析

分別對(duì)圖1和圖2的兩種不同電路結(jié)構(gòu)模型仿真，得到選擇不同參考平面時(shí)的信號(hào)傳輸質(zhì)量隨去耦電容的變化曲線，如圖3所示。由圖3可知，相較于電源為參考平面，以地為參考平面時(shí)的信號(hào)傳輸質(zhì)量更高；隨著去耦電容容量的增大，仿真得到的兩種不同電路結(jié)構(gòu)模型的傳輸特性均改善較大。

圖3 選擇不同參考平面時(shí)信號(hào)完整性隨去耦電容的變化

以多驅(qū)動(dòng)芯片封裝電路為例，比較本文方法和SPICE仿真結(jié)果。圖4、圖5分別為采用本文方法和SPICE軟件仿真得到的驅(qū)動(dòng)端和負(fù)載端輸出波形。由圖4、圖5可知，兩驅(qū)動(dòng)端波形很接近，且在電壓參考位置波形相差15 ps；本文方法比SPICE仿真得到的結(jié)果提高了約20 mV；SPICE仿真波形的電壓波動(dòng)為120 mV，而采用本文方法模擬的結(jié)果約為110 mV。這是因?yàn)镾PICE模擬中的封裝模型僅包括等效感抗和封裝電容，未考慮電地系統(tǒng)與信號(hào)系統(tǒng)間的耦合。本文建立的分布式封裝模型包含了所有回流路徑，而仿真結(jié)果驗(yàn)證了本文方法的正確性。

圖4 驅(qū)動(dòng)端輸出波形

圖5 接收端電壓波形

4 結(jié) 論

隨著MCM工作頻率的升高和上升沿的縮短，芯片封裝中的電源管腳、連接器接口及高頻諧振等因素造成MCM電源層阻抗較大，無法滿足低阻抗設(shè)計(jì)要求。本文在電源分配系統(tǒng)模型中增加去耦電容，以減小電源阻抗，并針對(duì)不同參考平面和去耦電容容量時(shí)的情況分別進(jìn)行仿真。仿真結(jié)果表明：相較于電源為參考平面，以地為參考平面時(shí)的信號(hào)傳輸質(zhì)量更高；隨著去耦電容容量的增大，兩種不同電路結(jié)構(gòu)模型的傳輸特性均改善較大；兩驅(qū)動(dòng)端波形在電壓參考位置波形相差15 ps；SPICE得到的電壓波動(dòng)為120 mV，而本文方法得到的電壓波動(dòng)減小了10 mV，證明了本文方法的正確性。