GPS通信系統的設計

(1、2、3.安順學院電子與信息工程學院，貴州 安順561000)

目前衛星導航定位系統在全球范圍內都備受重視，隨著歐盟、中國、俄羅斯以及美國等國家對全球衛星導航定位系統相關計劃的推出，全球導航定位系統已經進入了蓬勃發展全面競爭的時代。近年來FPGA(Field -Programmable Gate Array)的相關技術已經有明顯的進步，應用廣泛，本設計通過內嵌綜合器以及仿真器的Quartus II軟件實現功能。Verilog HDL(Hardware Description Language)具有運行速度快，界面統一，功能集中，易學易用等特點[1]。相較于VHDL(Very High Speed Integrated Circuit Hardware Description Language)有較強的生命力，更加具有直觀性。

1 GPS通信系統總體設計

Nios II嵌入式處理器便于模塊的集成。Quartes II中的SOPC Builder的組件庫提供了SDRAM(Synchroonous Dynamic Random Access Memory)、FLASH(flash memory)和SRAM(Static Random-Access Memory)等控制器，分別通過他們實現對相應模塊的控制。本設計分別完成SOPC(System-on-a-Programmable-Chip)系統的搭建，IP核部分的SDRAM_PLL模塊和delay_reset_counter模塊的設計，并通過適配器將各個模塊與主模塊連接起來，生成頂層模塊，通過仿真驗證結果。GPS系統原理圖如圖1所示。采用Star-III模塊，該模塊的輸出信號根據NMEA(National Marine Electronics Association)0183格式標準輸出的，輸出信息主要包括位置測定系統定位資料GPGGA，偏差信息和衛星狀態GPGSA，導航系統衛星相關資料GPGSV和GNSS信息GPRMC等部分[2]。

1.1 SOPC系統

搭建SOPC系統需要SDRAM控制器、Flash控制器、EPCS Serial Flash Controller模塊、Avalon 三態橋、Timer 控制器、UART串口和JTAG_UART接口，分別掛在Avalon總線上，由于在SRAM中，只使用了readdata，writedata兩個單向信號，而不是雙向的data信號進行信息之間的交互，所以SRAM不需要與三態橋有聯結，直接掛在了總線上。在SOPC的搭建環境下完成各部分的連通從而實現數據的傳輸。

SDRAM稱為動態隨機存儲器，通過使用晶體管和電容結構來實現所需功能。Flash控制器兼有掉電時數據不會丟失和在線更改數據的特點。EPCS(Erasable programmable configurable serial)串行存儲器，SOPC系統下的Nios II工具所執行代碼的存儲位置并非EPCS中，而是在RAM中，即使斷電也不會影響數據的保存，除非有新的數據將其覆蓋。Avalon總線是將Nios CPU與所有的外設相連的工具，通過總線實現數據的交換。Timer定時器驅動JTAG-UART實現串口工作的暫停。而JTAG-UAR串口模塊，用于連接計算機，實現信息互換和數據的傳輸。SRAM(static ram)靜態存儲器具有靜止存取功能，無需自我刷新即可保存它內部存儲的數據。

在一個Nios系統中有多個存儲器,雖都有存儲功能,但是存儲的內容多有不同。FLASH多用于存儲應用程序；SDRAM作為Nios處理器的RAM和程序運行空間；SDRAM相對于SRAM操作較為復雜SRAM用于高速存取，如顯示器緩存。

圖1 GPS通信系統原理圖

搭建完成后的SOPC系統稱為CPU軟核，是進行信號處理時所離不開的環境，也是GPS通信系統的核心。采用的Quartus II軟件是由嵌入式軟件開發設計、可編程邏輯功能設計、集成系統硬件平臺設計組合的綜合性開發平臺[3]。

1.2 自定義IP核

SOPC系統設計中的重要技術之一為IP核(知識產權核)，不僅可由廠商提供，也可以通過用戶自定義。用戶在設計電路時可根據實際需要直接調用IP核或自主生成。本設計使用的IP核看不見程序，只能看見端口信息。仿真驗證的過程中與自設構件SRAM大有不同，首先在自主設計的過程中應該先在IP核的庫文件中添加相應的庫，完成庫的建立后對IP核的參數進行設置，從而完成IP核的創建。通過以上GPS通信系統的設計需要添加SRAM-PLL(SDRAM-Phase Locked Loop)模塊和復位模塊的IP核。

SDRAM-PLL是用于整合時脈訊號的鎖相環路又稱為鎖相環，工作原理為讓高頻器件能進行正常工作，其必要條件為外部的激勵信號與內部的振蕩信號同步。SDRAM的時鐘輸入是由SDRAM-PLL時鐘輸出。

復位信號是一種能夠使電路恢復到初始狀態的信號。功能都是使程序的執行回到原點，重新進行操作，類似于計算機的清零作用。計算器清零需要手動進行清零，而復位與其的差別就是復位是在對電路通電后進行操作，還可通過手動進行操作。所需IP核按照上述的方法進行庫的建立和仿真。

2 軟件仿真

1940年以后，系統仿真是一門新興的學科，計算機技術的蓬勃發展，對于人們的生活有了很大的改變，各個行業都有了新的突破，在電子器件設計方面也不例外，仿真這門學科也在不斷進步。實驗在研究過程中所通過建立系統模型并利用所建模型對實際系統進行分析的過程就稱為仿真，再對仿真結果的試驗和分析。

2.1 SRAM仿真

由于SRAM為自設構件，需要通過Quartus II軟件開發環境使用Verilog語言編寫代碼，編譯通過后生成波形文件，在波形文件的空白處雙擊進行端口的設定，添加端口到波形文件，為輸入端口設置激勵信號，可通過編寫testbench測試文件的方法添加激勵信號。

圖2 SRAM模塊仿真結果

該模塊端口定義分為主機端和SRAM 端的，由主機端作為輸入端，SRAM作為接收端。在主機端和SRAM端分別定義時鐘、片選、寫使能、讀使能和地址等端口，使得SOPC系統與主機端相連從而獲得輸入信號。SRAM在運行時首先通過地址總線將要讀取的地址傳到地址引腳，激活片選信號進而選擇SRAM芯片，再激活讀使能或寫使能信號，使得SRAM能進行讀或寫的操作。在SOPC系統中所創建的自設構件SRAM對端口定義后，與主機端的相應端口互連，在所生成的波形文件中設置輸入端也就是主機端的信號，完成激勵信號后進行仿真，其仿真圖如圖2所示。由圖可得SRAM端的輸出信號與主機端的輸入信號波形一致，驗證SRAM模塊設計正確。搭建完成的SOPC系統如圖3所示。

圖3 SOPC系統

2.2 SDRAM-PLL仿真

在仿真軟件中添加所需的庫，再在仿真的時候調用該庫進行仿真。該模塊為反饋控制電路，使用外部的參考信號控制環路內部振蕩信號的頻率和相位，使得能為系統提供穩定的工作狀態。應用于通信的接收機中，對接收到的信息進行處理。利用外部的時鐘輸入作為參考信號來控制輸出信號C0、C1、C2的頻率和相位。對該IP核進行參數設置，手動設置C0頻率為100MHz,C1頻率為40MHz，C2頻率為10MHz，進行仿真的過程中添加時鐘為激勵信號，觸發模塊，使得模塊處于工作狀態。仿真圖如圖4所示。

圖4 SDRAM-PLL仿真

2.3 復位模塊仿真

該模塊屬于FPGA 所提供的IP核。作用為消除電路運行過程中所產生的抖動，系統上電時提供復位信號，到電路穩定之后撤銷復位信號，其中使能信號高電平時啟動，而aclr(異步清零)信號是低電平時啟動，當二者信號都處于工作信號時，只要時鐘上升沿觸發，即對q輸出信號有作用，從而進行數據更新。復位模塊的仿真如圖5所示。

圖5 復位仿真

3 仿真驗證

通過對各模塊的設計和仿真驗證，證明了各個部分設計正確。再通過Quartus II 軟件生成原理圖，進行模塊連線完成GPS通信系統的頂層設計。編寫程序使得GPS的頂層模塊實例化，使得端口之間的連接實現信息的交互，通過模塊之間的調用實現功能的轉換。從而證明該系統的正確性。整個設計由外部的復位模塊和鎖相環來提供SOPC系統穩定工作的時鐘信號，為GPS通信系統能正常運行提供信號。

4 總結

在FPGA的開發環境下，使用Verilog硬件描述語言設計GPS通信系統，大大縮短了設計的周期，提高設計的正確性，在編譯或仿真時對系統功能進行驗證，若出現錯誤，可直接修改再進行后續操作直至系統完全正確。這使得本設計較于市場上電子器件的設計有著一定的優勢，擁有更好的應用前景。