基于CMOS平臺的硅光子關鍵器件與工藝研究

趙瑛璇 武愛民 甘甫烷

摘要：面向互補金屬氧化物半導體（CMOS）工藝兼容的硅基光互連體系，研制了包括光波導、光柵耦合器、刻蝕衍射光柵、偏振旋轉分束器、光頻梳以及3D互連新器件等的硅光子關鍵器件，并對相應器件的設計及工藝給出了最新的研究結果。基于以上關鍵硅光子器件進行了大規模光子集成，實現了片上集成的微波任意波形發生器，并集成了300多個光器件，包括高速調制、延遲線和熱調等功能。面向數據通信研制了八通道偏振不敏感波分復用（WDM）接收器，解決了集成系統中的偏振敏感問題。

硅光子技術；硅基光互連；大規模光子集成

The core components for silicon-based optical interconnection system compatible with complementary metal oxide semiconductor （CMOS） platform is developed， including optical waveguides， grating couplers， etched diffraction gratings， polarization rotator-splitters， optical combs， and new devices for 3D optical interconnections. Based on the key silicon photonic devices， a large-scale photonic integration has been carried out to realize the on-chip integrated microwave arbitrary waveform generator， and more than 300 optical devices， including high-speed modulation， delay line and thermal modulation functions， have been integrated. An 8-channel polarization insensitive wavelength division multiplexing （WDM） receiver for data communication is developed， which solves the polarization sensitivity problem in integrated system.

silicon photonics technology； optical interconnections； large-scale photonics integration

隨著集成電路面臨摩爾定律失效的風險，面向片上光互連的硅光子技術成為重要的關鍵平臺性技術，能夠解決集成電路持續發展所面臨的速度、延時和功耗等問題。在未來5G通信中也有明確的用途，基站的數據前傳和后傳需求顯著，低成本、大批量的高速光模塊有望成為硅光子的重要產業出口。硅光子技術通過微電子和光電子技術的高度融合，在硅基襯底上實現各種有源和無源器件，并通過大規模集成工藝實現各種功能，文中我們將介紹基于互補金屬氧化物半導體（CMOS）的硅基光器件的研究和工藝。

1 硅基關鍵器件與工藝研究

1.1 硅基光波導和制造工藝研究

與先進的超大規模集成電路工藝兼容是硅光子最本質的價值所在。經過半個世紀的發展，集成電路制造工藝水平突飛猛進，量產產品已達到10 nm技術節點。本研究小組與先進的大規模集成電路商用工藝生產線合作，基于0.13 μm CMOS技術，并且采用了248 nm光刻技術[1]，建立了一整套硅光子器件加工和集成的工藝。

硅基光波導是硅光子器件和芯片最基本的單元，波導的傳輸損耗是衡量技術平臺的重要參數之一。對于光波導來說，傳輸損耗通常主要由材料吸收損耗，襯底泄露損耗，側壁粗糙導致的散射損耗組成。由于光刻、刻蝕等工藝導致硅基光波導側壁粗糙，從而使光在波導側壁處產生散射損耗， 這成為硅基光波導的主要損耗。為降低傳輸損耗，我們進行了如下優化：首先減小由于光刻工藝導致的側壁粗糙，為減小曝光過程中的駐波效應，通常在涂光刻膠之前先在襯底上涂敷一層抗反射層，以減小襯底反射。

在刻蝕工藝方面，采用等離子增強反應離子束刻蝕（ICP-RIE）設備，以SiN薄膜作為刻蝕掩模。為實現陡直形貌，通常采用干法刻蝕技術，但是離子轟擊通常會導致側壁粗糙，因此需要通過選擇合適的氣體組分實現生成聚合物對側壁進行保護。我們采用HBr/O2作為主要的刻蝕氣體，并通過調節HBr/O2的比例，控制聚合物厚度，實現垂直形貌和平滑界面[2]以進一步減小側壁粗糙[3]，同時采用熱氧化工藝[3]對晶圓進行處理，氧化層厚度為10 nm。

為同時實現條形波導和脊形波導2種波導，將220 nm頂層硅刻蝕分解為2步刻蝕工藝：首先在絕緣襯底上的硅（SOI）晶圓上生長一層氮化硅層，該氮化硅層作為后面硅刻蝕步驟的掩膜層。由于氮化硅層與硅晶圓之間的應力系數不匹配，為緩解氮化硅與硅晶圓之間的應力，在生長氮化硅層之前通常先在硅晶圓上生長一薄層SiO2來做為緩沖層；接著再采用248 nm深紫外光刻，在晶圓上定義出硅波導區域，并采用ICP-RIE將不需要的氮化硅掩膜層去掉，該步的刻蝕工藝采用光刻膠作為刻蝕的掩膜層；然后，為實現脊形波導結構和條形波導結構，進行第2次光刻，在脊形波導處光刻膠將氮化硅掩膜覆蓋住，而在條形波導處，光刻膠通過顯影方法去掉，然后進行第1次硅刻蝕；再將上一次刻蝕的光刻膠去除后，不經過光刻，整個晶圓進行第2次硅刻蝕，經過該步刻蝕工藝之后條形波導和脊形波導2種波導結構同時實現。通過濕法腐蝕去除SiN掩模層后，光波導基本結構已經實現。

經過不斷地設計和工藝優化，在1 550 nm波長處，單模硅納米線光波導對橫電磁波（TE）模式及橫電波（TM）模式傳輸損耗為2.4±0.2 dB/cm和0.59±0.32 dB/cm，脊形光波導的損耗受脊形波導的寬度和淺刻蝕深度影響非常顯著，全球主流的工藝平臺通過設計優化，傳輸損耗通常可以做到1 dB/cm。

1.2 CMOS工藝兼容多晶硅柵層的

光柵耦合器

光集成芯片的輸入/輸出（I/O）接口主要涉及集成光波導與光纖之間的銜接與匹配問題，由于硅（n=3.5）與二氧化硅（n=1.5）之間巨大的折射率差，使得硅基納米線波導的尺寸通常在亞微米量級，導致光纖與波導之間存在著巨大的模式失配。我們利用標準CMOS工藝的晶體管中的多晶硅柵層，從而無需對CMOS工藝流程進行改動，實現光柵耦合器[4-5]，大大 地降低了光電單片集成的工藝復雜程度。

工藝中使用的SOI晶圓頂層硅的厚度為220 nm，埋氧化層的厚度為2 μm。在SOI晶圓上淀積一層SiN做為掩模層，接著采用深紫外曝光技術及ICP-RIE在晶圓上形成硅光波導及金屬-氧化物-半導體（MOS）晶體管的有源區，有源區之間由隔離區隔開，然后采用高密度等離子體淀積（PECVD）技術在隔離區中填充SiO2，為了后續的光刻技術，利用化學機械拋光（CMP）對晶圓進行平坦化處理。上述步驟中淀積的SiN層作為CMP的阻擋層，CMP后采用濕法腐蝕的方法用熱磷酸去除剩余的SiN層；去除SiN層后，在晶圓上采用熱氧化技術生長一薄層SiO2作為MOS晶體管的柵氧化層，并淀積一層多晶硅層作為晶體管的柵極；之后采用DUV光刻及刻蝕形成晶體管的柵極，此時光柵耦合器也同時形成。在完成晶體管所需要的離子注入、退火等其他工藝后，淀積一層SiO2作為保護層，并進入金屬化等后端工藝流程。如圖1所示為最終加工得到的基于多晶硅的光柵耦合器。

經過測試，對于周期為0.58 μm、多晶硅寬度為0.25 μm的光柵耦合器，峰值耦合效率位于1 550 nm波長處，其耦合效率約為39%，3 dB帶寬大于60 nm，如圖2所示。其對應的仿真耦合效率峰值耦合效率大約在1 580 nm 處，約為45%。為進一步提高耦合效率，可以在光波導層引入全刻蝕的深槽，由于全刻蝕的深槽可以與光波導及晶體管的隔離區（STI）同時形成，因此制造工藝流程并不發生改變。通過合理設計光柵周期，從全刻蝕深槽向上衍射的光與從多晶硅向上衍射的光發生干涉相漲，而向下衍射的兩束光發生干涉相消，從而使光柵耦合器的向上衍射效率得到提高，最終改善耦合效率。

1.3 CMOS兼容的熱調諧平面硅蝕

刻衍射光柵

光互連的一大優勢是可以采用信息復用技術提高通信帶寬密度，增加通信容量。目前主要的信息復用技術有波分復用（WDM）、偏振復用（PDM）和模分復用（MDM）等。其中WDM是應用最廣泛的復用技術，它是將不同波長攜帶的不同信號加載到同一根光纖中提高光纖傳輸帶寬。波分復用器在超高速、大容量波分復用系統中起著關鍵作用。其中硅蝕刻衍射光柵（EDG）器件具有面積小、齒面數量多、間距小、單邊輸入輸出等特點，具有高密度集成、高質量成像、高精度通道頻譜等優點。

我們進行了刻蝕衍射光柵頻譜平坦化設計。考慮到工藝容差和性能方面的要求，在設計中我們通過改變輸入波導結構的方法來實現EDG通道頻譜平坦化，在入射波導端引入級聯的梯形絕熱波導和多模干涉結構（MMI）。在本次的優化設計中，取MMI長度為中心波長1×2自成像長度，L MMI=3Lπ/8，通過優化輸入/輸出波導寬度、MMI寬度來實現頻譜平坦化設計[6]。

通過參數優化后仿真結果顯示：中心通道1 dB 帶寬為12 nm，插入損耗約為5 dB，通道串擾約為40 dB，如圖3所示。

對于EDG器件，工藝方面的影響主要表現在光刻精度、側壁垂直度和頂層硅厚度變化等方面。光刻精度變化是由于掩膜板像素精度有限，在彎曲波導和光柵面處會有起伏，從而導致器件側壁粗糙和圓角效應，進而增加彎曲波導的傳輸損耗和光柵的反射效率。而EDG最重要的部分閃耀光柵具有相當數量的光柵面和尖角，因此光刻精度對器件性能起著至關重要的影響。側壁垂直度變化是由工藝制作過程中的橫向刻蝕導致，一般采用干法刻蝕可以保證很好的垂直度，但矩形光波導需要對芯層進行全刻蝕，這種刻蝕對工藝要求非常高，難以保證精確的垂直度。由于工藝偏差的存在，光柵面通常不會精確刻蝕成垂直面，會有一定的傾斜度進而引入部分損耗。對于SOI晶圓，頂層硅厚度會有少許起伏，而且這種起伏在晶圓表面呈不均勻分布，因此對于每一個EDG器件，隨著晶圓上位置的不同，頂層硅厚度會有不同的變化，進而對器件性能產生不確定的影響。為了減小這種影響，對設計的EDG進行了容差分析，并做了相應的熱光調制分析和設計。熱光調制利用的是硅的熱光效應，即硅材料的折射率會隨著溫度的變化而變化。我們首先設計在工藝上可行的熱光調制模型，電極通過電流產熱對下方波導進行加熱，隨著波導溫度的升高，硅折射率增大，波導有效折射率增大，進而對器件進行熱光調制。根據硅的熱光效應我們可以計算出硅折射率和平板傳輸區。有效折射率隨溫度變化的相應值，可仿真EDG對應的通道偏移量，得到硅層溫度每上升50 K，通道波長偏移約為3.2 nm。

1.4 偏振旋轉分束器

SOI波導材料有著比普通集成光波導更大的折射率差，使得波導的TE和TM模式有效折射率差別很大，造成器件具有偏振敏感特性；而光纖中光的偏振態是隨機的，因此必須妥善解決硅光子器件的偏振敏感問題，否則硅光子學將無法實現傳統集成光學那樣復雜的光學回路或網絡，更加無法實現光互連替代電互連的目標。目前最有前景的解決方案是偏振分集機制[7]，其中的核心器件是偏振旋轉分束器。為了滿足工程應用需求，我們使用雙層模式轉換器和反向錐形耦合器實現CMOS工藝兼容的超大帶寬和大工藝容差偏振旋轉分束器（PSR）[8]。相應的機構圖如圖4所示。

我們選擇頂層硅厚220 nm、淺刻蝕130 nm標準硅光子工藝平臺。為了方便與其他矩形波導集成，采用雙刻蝕波導以打破橫截面對稱性，并設計雙層錐形模式轉換器實現TM0到TE1模式間的轉換。同時，為了實現用于光纖到戶（FTTH）系統的大帶寬模式轉換器，我們分別在1 310 nm以及1 550 nm雙波長下對器件參數進行設計優化。利用模式轉換器將TM0模式轉換成TE1模式后，采用定向耦合器將TE1模式與TE0模式分離，同時將TE1模式轉換成TE0模式，達到最終的偏振分束與旋轉功能。其中，定向耦合器基于干涉原理工作，并需要滿足嚴格的相位匹配條件，這與波長和器件尺寸均有關，這就導致其工作帶寬和制作容差相對較小。為了提高器件工作帶寬和制作容差，可以采用反向錐形耦合器，它主要基于模式衍化原理工作[9]。當波長或波導寬度發生小范圍的變化時，有效折射率交叉點只會發生偏移，不會消失，模式耦合將會正常進行，對器件性能影響不大。因此，該結構具有大工作帶寬和工藝容差的優點，但這是以犧牲器件長度為代價。本文中我們所設計的偏振旋轉分束器總長約為273 μm。

圖5為測試結果，受測試條件限制，僅在1 550 nm波段內進行測試。測試結果顯示：該器件具有大帶寬的工作特性，可在1 470～1 580 nm范圍內工作，在TE/TM模式輸入的條件下，插入損耗分別為0.7 dB/0.73 dB，串擾分別為-12.1 dB/-14.7 dB，具有低損耗、低串擾特性。

1.5 光頻梳

光頻梳是指一束有很多頻率的光，而這些光的頻率間距是一樣的，它的重要應用包括可以利用一個泵浦光源產生多個頻率的激光輸出。如果光頻梳的頻率間距跟光通信中的通道間距一致，比如說100 GHz，那么光頻梳就可以作為光通信中的波分復用光源。目前的關鍵技術難點是：芯片上的光頻梳需要厚的氮化硅膜，這是因為光頻梳的產生需要有反常色散，而這一般需要800 nm厚的氮化硅膜。正常色散也可以產生光頻梳，但也需要600 nm厚的氮化硅膜，在工藝上很難實現，因為一般CMOS代工廠只能生長300 nm厚的氮化硅薄膜，因此傳統的芯片上的光頻梳器件不能在CMOS代工廠制備，也不具備量產化的可能。我們在世界上首創了基于模式耦合的色散調控，Q值高達1.5×106，在300 nm厚的氮化硅薄膜上產生了光頻梳[10]，并觀測到了類似于光學孤立子的鎖模短脈沖。我們采用了雙跑道型的氮化硅波導結構，利用模式之間的耦合實現了反常色散，這樣就避免了厚膜氮化硅工藝過程中的應力和可靠性問題。通過這種原理創新能夠大幅度地改進了工藝難度，提供了片上波分復用光源的一系列新的機理，并且具備了在CMOS代工廠量產的可行性。相應的結構示意圖以及相關的實驗結果如圖6所示。

1.6 3D互連新器件

根據業內預測，片上服務器技術將在2020年之前成為現實。片上服務器的每個組件將逐漸小型化，并提供比現有的性能更高的性能。電子系統組件的趨勢是通過利用三維封裝來縮小其占用空間。一個新型的方案是雙層結構3D光互連方案，該方案采用IC+Photonics的設計，分為處理器層和SOI光互連層，兩層之間通過硅通孔（TSV）互連。SOI光互連層可以進一步分為2層，分別為有源器件層和無源器件層，這2層的集成度很高，傳統的TSV由于尺寸過大不能用作這2層間互連。所以，我們需要一種新型的小尺寸結構，形成光鏈路來連接有源器件層、層間部分和無源器件層，我們提出了一種高度集成的硅柱子納米天線陣列，具體如圖7所示。

面內入射光進入圓柱陣列后，均等地耦合進入兩排導波圓柱鏈中傳輸，并且在缺陷位置產生垂直芯片的遠場光輻射。天線陣列僅有亞波長尺度，產生的垂直光束直徑僅為幾微米，具有高發射效率、良好的光束垂直度和尺寸可控性，通過優化設計垂直耦合的總效率[11]理論上可高達92%，為3D光學互連提供了一個全新的技術路線。

2 高集成度光子集成芯片

研究

2.1 微波光子的高頻超寬帶微波任意

波形產生

為解決傳統利用分立器件搭建的微波光子系統體積大、功耗高，以及受外界環境影響大等缺點，我們提出了利用硅基集成光子學技術實現單片集成微波任意波形發生功能的核心思想。與傳統方案相比，采用硅基集成光子學方案實現片上集成微波光子系統具有體積小、重量輕、攜帶使用方便等諸多優點。通過對通道化技術進行研究，在片上利用多通道微環諧振結構需要從飛秒激光脈沖中提取頻率分量，對每個頻率分量進行獨立的幅度和相位調節，再利用微環陣列構建可調延遲線，實現頻域時域映射，最后經高速探測器完成光電轉換產生超寬帶微波任意波形。片上集成高速電光調制器利用電光調制實現波形高速重構[12]。在實驗上，我們利用CMOS工藝在硅襯底上的設計實現了高速電光調制器與八通道微環諧振濾波結構集成。該芯片最終演示了40 GHz（圖8 a）、b））和30 GHz（圖8 e）、f））的射頻（RF）脈沖以及30～50 GHz的變頻信號（圖8 h）、g））；通過高速光電調制器，實現了快速幅度調制的40 GHz RF脈沖（圖8 c）、d））。

我們利用硅光子集成技術研究了微波光子的高頻超寬帶微波任意波形產生，方案原理如圖9所示。本工作利用多通道微環諧振結構從飛秒激光脈沖中提取頻率分量，通過集成的可調延遲線對每個頻率分量在片上進行獨立的幅度和相位調節，實現頻域時域映射，經高速探測器完成光電轉換，產生超寬帶微波任意波形；進一步通過與高速電光調制器的片上集成，利用電光調制實現了波形高速重構。

2.2 八通道偏振不敏感波分復用接收

芯片設計

集成系統中光學器件普遍具有偏振敏感問題，為解決該問題，可以在系統中設計偏振不敏感波導。該波導往往需要特定的結構，例如：方形波導，但此方案需要精確控制尺寸，在工藝上很難實現。另外一種解決方案是針對每種器件專門設計偏振不敏感的結構，但是在偏振不敏感優化尺寸下的器件往往不能達到性能最佳，且器件往往需要特殊的器件結構及復雜的工藝。為解決此問題，我們選擇偏振旋轉分束器。將偏振旋轉分束器與硅基陣列波導光柵和鍺探測器集成，設計了一個八通道偏振不敏感波分復用接收芯片[13]。相應的芯片設計以及具體的顯微鏡圖片見圖10。

該系統的工作原理如下：當任意偏振態的光入射到芯片中時，任意偏振態的光被分成TE和TM2種正交模式。其中TE模式的光不經過任何變化，在PSR的下端口輸出進入到下方的AWG中，TM模式入射的光轉換為TE模式，在PSR的上端口輸出進入到上方的陣列波導光柵中，最后，相同波長的兩種模式的光信號從相反方向進入到相同的鍺光電探測器中。

通過圖11測試結果可以看出：系統具有偏振不敏感特性，偏振相關損耗低于1.21 dB。同時系統的串擾低于-15 dB，并且系統具有高速特性，可以在10 Gbit/s的條件下得到清晰的眼圖（見圖12）。這一優化的偏振控制器件和分集機制能夠同樣應用于更高速率的WDM系統，在5G中實現廣泛應用。

3 結束語

本文中，我們圍繞基于CMOS平臺的硅光子關鍵器件與工藝進行了系列的研究，給出了一些無源器件和集成芯片的研究成果。這些研究結果距離實用化還有相當的距離，但是采用CMOS工藝實現硅光子功能集成芯片已經成為業界共識。未來我們會將硅光子器件的研究推向實用化，并將基于CMOS平臺追逐更前沿的超大規模光子集成和光電集成等方向，充分發揮出硅光子技術的價值。