基于74LS112的同步五進制加法計數器的設計與仿真

季麗琴

(蘇州健雄職業技術學院 電子信息學院， 江蘇 太倉 215400)

引言

時序邏輯電路[1-3]是數字電路的重要組成部分，分為同步和異步兩種不同的邏輯電路。兩種電路的主要區別在于同步邏輯電路中所使用的時鐘脈沖是同一個且只有一個，而異步邏輯電路中各觸發器所使用的時鐘脈沖均有所不同。

本文根據同步時序邏輯電路的特點及相關設計方法，制作出一個基于脈沖信號模塊、觸發模塊和計數顯示模塊組成的同步五進制加法計數器。借助Multisim10[4-9]進行仿真實驗，計數器可正確顯示0～4共計5種輸出狀態。

1 同步五進制加法計數器的設計

1.1 同步時序邏輯電路的設計步驟

(1)根據設計要求畫出原始狀態轉換圖，必要時進行化簡。

(2)狀態分配，列出狀態轉換編碼表。每個觸發器表示一位二進制數，因此，觸發器的數目N可按式2n≥N>2n-1(N為電路的狀態數)確定。

(3)確定觸發器的類型，求出輸出方程、驅動方程、狀態方程。

(4)根據驅動方程和輸出方程畫出邏輯圖。

(5)檢查電路有無自啟動能力。

1.2 同步五進制加法計數器的設計

同步五進制加法計數器共有5個計數狀態S0～S4，其狀態轉換如圖1所示。這5個狀態已為最簡，不需再化簡。

圖1 同步五進制加法計數器的狀態轉換圖

Fig.1Stateconversiondiagramofsynchronousfive-bandadditioncounter

根據以上設計步驟，得到狀態轉換編碼表，見表1。根據式2n≥N>2n-1可確定，N=5時，n=3，所以需要3個觸發器，即采用3位二進制編碼。

表1同步五進制加法計數器的狀態轉換編碼表

Tab.1Stateconversioncodetableforsynchronousfive-bandadditioncounter

狀態轉換順序現態Qn2Qn1Qn0次態Qn+12Qn+11Qn+10輸出YS00000010S10010100S20100110S30111000S41000001

(1)

根據驅動方程和輸出方程畫出邏輯圖，如圖2所示。電路的有效狀態為000、001、010、011、100，如果將無效狀態101、110、111分別代入狀態方程，則可分別進入有效狀態010、010、000，所以該電路能夠自啟動。

圖2 同步五進制加法計數器邏輯圖

Fig.2Logicdiagramofthesynchronousfive-bandadditioncounter

2 同步五進制加法計數器的仿真

由圖2可見，同步五進制加法計數器由時鐘脈沖信號模塊、觸發器模塊和計數顯示模塊組成。為簡化仿真實驗，時鐘脈沖信號模塊可直接調用Multism10內置的脈沖信號來完成。

2.1 觸發器的選擇

2.2 計數顯示模塊的實現

計數顯示模塊是顯示最終設計是否正確的關鍵部分。實現該模塊的方法主要有如下3種：

(1)在各個觸發器的輸出端設置探針，通過探針狀態的變化來觀察計數狀態的變化。這種方法雖然簡單，但不直觀，需要將探針狀態值轉化為二進制代碼。

(2)利用顯示譯碼器4511BD_5V、限流電阻和共陰極七段數碼管(SEVEN_SEG_COM_K)構成計數顯示模塊。其中，限流電阻的阻值不可過大，一般在300 Ω左右，不可超過1 ΚΩ，否則不可驅動數碼管。此法構成雖復雜，但數碼管可直接顯示計數狀態，比較明顯。

(3)調用邏輯分析儀。分別將各觸發器的輸出端接入邏輯分析儀，觀察各輸出端的波形變化，其波形的變化即為計數器的計數狀態變化。此法線路接法簡單，但也不是很直觀。

2.3 仿真步驟

(1)單擊元器件工具條，從中調出3組74LS112、2組74LS00、3個開關、1個顯示譯碼器4511BD_5V、7個300 Ω的限流電阻和1個共陰極七段數碼管(SEVEN_SEG_COM_K)和3個探針，同時放置一個10HZ/5V的時鐘脈沖源及電源接地。

(2)將每組74LS112的輸出端Q都連接一個探針，同時將這3個輸出端分別接入顯示譯碼器的輸入端。因共有3位輸入，所以顯示譯碼器的最高位輸入端D可懸空或接地。

(3)從工具欄中調出邏輯分析儀，將74LS112的3個輸出端及時鐘脈沖信號接入邏輯分析儀。為了便于區分不同輸出端的波形，可以將連接輸出端的線路設置為不同顏色。

(4)參考圖2連接完成的仿真電路，如圖3所示。

圖3 同步五進制加法計數器仿真電路圖

2.4 結果分析

開啟仿真開關，即可實時觀察實驗結果。數碼管和探針的狀態不斷變化，且變化一一對應。當探針X3X2X1=010時，數碼管顯示2；當探針X3X2X1=100時，數碼管顯示4，當下一個下降沿到達時，則又從0開始循環計數。雙擊邏輯分析儀，如圖4所示，可以看出同步五進制加法計數器的波形變化與探針和數碼管的變化是一致的。

圖4 邏輯分析儀顯示五進制加法計數器的波形圖

Fig.4Thelogicanalyzerdisplaysthewaveformdiagramoffive-bandadditioncounter

3 結束語

本文設計的同步五進制加法計數器是運用同步時序邏輯電路設計步驟，基于脈沖信號模塊、觸發模塊和計數顯示模塊構成的。設計的仿真測試是借助Multim 10來完成的。測試結果表明，本文設計的同步加法計數器運行正常、穩定，對于設計其他任意進制的同步加法計數器具備一定的參考價值。