基于模數(shù)混合的高速激光信號同步算法

朱理辰, 趙晨寧, 王繼超, 安建平

(1. 北京理工大學(xué)信息與電子學(xué)院, 北京 100081；2. 中國船舶工業(yè)綜合技術(shù)經(jīng)濟(jì)研究院, 北京 100081)

0 引 言

激光統(tǒng)一測控系統(tǒng)是將空間激光測距與激光通信深層次結(jié)合的高速傳輸系統(tǒng)[1]。作為航天測控通信領(lǐng)域的一項(xiàng)新技術(shù),其具有帶寬大、作用距離遠(yuǎn)、測量精度高、通信速率快、抗電磁干擾能力強(qiáng)、可快速部署等優(yōu)勢[2-4]。

信號同步技術(shù)是激光統(tǒng)一測控系統(tǒng)中的核心技術(shù)之一[5-6]。將成熟的數(shù)字信號處理方法運(yùn)用到光信號同步中是目前一種常見手段[7]。經(jīng)光接收、光電轉(zhuǎn)換、信號捕獲后,利用基于軟件無線電思想的全數(shù)字延遲鎖定環(huán)(fully digital delay-locked loop,FDDLL)技術(shù)對接收信號進(jìn)行跟蹤,通過估計接收信號同步碼與本地同步碼間的相位差和頻率差,實(shí)現(xiàn)接收激光信號時延的精確估計[8]。但是在激光統(tǒng)一測控系統(tǒng)中,由于信號傳輸速率極高,單個符號持續(xù)時間在ns甚至ps量級[9]。FDDLL對于高速數(shù)據(jù)采集技術(shù)的需求會受到模數(shù)(analog to digital,AD)采樣技術(shù)發(fā)展的限制。而且高速運(yùn)算會占用數(shù)字信號處理器的大量運(yùn)算和存儲資源。特別在航空航天領(lǐng)域,由于空間平臺上供電和數(shù)字運(yùn)算資源受限,不僅需要高性能芯片支撐數(shù)據(jù)采集和運(yùn)算處理,而且對運(yùn)算復(fù)雜度也提出了更嚴(yán)格的要求。這就需要在保證性能的同時,盡可能降低數(shù)據(jù)采集速率,并設(shè)計低功耗、低片上資源消耗的信號同步算法。

目前國內(nèi)外針對上述問題已進(jìn)行了一些相關(guān)研究[9-16],文獻(xiàn)[9-12]針對全數(shù)字跟蹤環(huán)路提出高傳輸速率下的改進(jìn)方案:文獻(xiàn)[9]通過為數(shù)字鎖相環(huán)定義新的規(guī)則,使其適用于高速傳輸系統(tǒng);文獻(xiàn)[10]將數(shù)字鎖相環(huán)與TDT(timing with dirty templates,TDT)捕獲算法相結(jié)合以適應(yīng)于動態(tài)下的高速傳輸系統(tǒng)。以上方法都在一定意義上提升了對高速信號的同步能力,但是在數(shù)據(jù)傳輸速率達(dá)Gbps量級的光傳輸系統(tǒng)中仍會受到采集技術(shù)和處理復(fù)雜度的限制。文獻(xiàn)[11]對超寬帶單脈沖信號設(shè)計了一種模擬域同步方法;文獻(xiàn)[12]針對超寬帶高斯脈沖信號設(shè)計了一種模數(shù)混合捕獲方法,可適用于百M(fèi)bps的高速傳輸系統(tǒng)。不過文獻(xiàn)[11-12]并未說明更高速率的適應(yīng)情況,且其主要討論對象是超寬帶脈沖同步方法。文獻(xiàn)[13-16]對高速采集方法進(jìn)行了設(shè)計,能夠一定程度上減輕采樣技術(shù)造成的影響,特別是文獻(xiàn)[16]所介紹的方法可以通過并聯(lián)AD實(shí)現(xiàn)極高速率采集。但是高速采集方法伴隨著軟硬件處理復(fù)雜度、系統(tǒng)功耗以及成本的大幅度提升。而且隨著信號傳輸速率的進(jìn)一步提升,對采集技術(shù)的要求將更加苛刻。

針對全數(shù)字處理方法在高速信號同步中的困難,本文提出了一種基于模數(shù)混合的高速信號同步技術(shù),利用高速門電路和寬帶積分電路直接在模擬域?qū)崿F(xiàn)接收信號與本地同步碼的積分清除運(yùn)算,再對積分后的低頻模擬信號進(jìn)行采樣,最后通過環(huán)路算法實(shí)現(xiàn)同步。仿真與分析結(jié)果表明,這種算法在保證高精度同步的同時,極大地降低了對AD采樣率的需求,降低了系統(tǒng)功耗,并節(jié)約了數(shù)字信號處理器的運(yùn)算和存儲資源。同時也保留了數(shù)字信號處理器在環(huán)路參數(shù)計算方面的靈活性和高效性等優(yōu)勢。隨著寬帶運(yùn)算放大器等高速模擬處理電路的發(fā)展[17-19],此算法將支持更高速率的信號同步。

目前很多熱點(diǎn)領(lǐng)域如激光統(tǒng)一測控系統(tǒng)以及太赫茲寬帶空間通信系統(tǒng)[20-22]等,其超高的傳輸速率需要實(shí)時有效的高速信號同步算法。本文所述同步算法可以作為這些高速傳輸系統(tǒng)接收信號同步的解決方案。

1 模數(shù)混合同步算法

本文采用強(qiáng)度調(diào)制直接檢測方式建立激光傳輸鏈路,接收機(jī)直接檢測信號的幅度,以此恢復(fù)信息,故基帶電信號中不含載波項(xiàng)。

為了更清楚地分析模數(shù)混合信號同步算法,下面對接收信號模型進(jìn)行說明。

圖1 模數(shù)混合同步環(huán)路原理圖Fig.1 Block diagram of AD hybrid synchronization loop

接收信號r(t)表示為

r(t)=A1s(t-τ)+n(t)=

(1)

G(t)=u(t)-u(t-Tb)

(2)

式中,u(t)為階躍函數(shù)。根據(jù)式(2),式(1)中的G(t-kTb-τ)這一項(xiàng)可展開為G(t-kTb-τ)=u(t-kTb-τ)-u(t-(k+1)Tb-τ)。此外,s(t)的數(shù)據(jù)格式為:每幀長度為Lbit,幀頭為長度為Ntbit的同步碼,其余為信息位;數(shù)據(jù)速率為Rb,則有比特周期Tb=1/Rb,數(shù)據(jù)幀周期Tframe=L×Tb,同步碼持續(xù)時間Tc=Nt×Tb。

下面討論信號發(fā)生模塊產(chǎn)生的本地同步信號。設(shè)超前-滯后支路相關(guān)間隔為2d,本地產(chǎn)生的超前和滯后支路同步信號可表示為

ce(t,τd)=cp(t+d,τd)=

(3)

cl(t,τd)=cp(t-d,τd)=

(4)

下面分別對模擬信號處理和數(shù)字信號處理兩部分進(jìn)行詳細(xì)說明。

1.1 模擬信號處理部分

模擬信號處理的任務(wù)是完成模數(shù)混合同步算法的高速模擬相關(guān)運(yùn)算,經(jīng)AD采樣后送至數(shù)字信號處理部分。由于相關(guān)運(yùn)算后的信號速率很低,可使用低速AD采樣。

首先,由于信號的取值為ck∈{0,1},所以可通過高速異或門電路完成接收信號和本地同步信號的模擬相關(guān)運(yùn)算中的點(diǎn)乘運(yùn)算。

然后通過模擬積分清除電路完成模擬相關(guān)運(yùn)算中的積分運(yùn)算。其中,模擬積分清除電路采用的是圖2中帶保持和清零功能的有源阻容(resistance-capacitance, RC)模擬積分清除電路。圖2中,R和C分別是工作電阻、電容,Rf是復(fù)位電阻,S1、S2表示數(shù)控開關(guān)。積分清除電路的工作狀態(tài)可由S1、S2控制:當(dāng)S1打開,S2閉合時,積分清除電路處于“工作”狀態(tài),實(shí)現(xiàn)積分功能;當(dāng)S1閉合,S2打開時,處于“清除”狀態(tài),積分結(jié)果清零;當(dāng)兩開關(guān)都打開時,處于“保持”狀態(tài)。

圖2 帶保持和清零功能的有源RC模擬積分清除電路Fig.2 Active RC analog integrator with holding and clearing function

積分、清除、保持這3種狀態(tài)持續(xù)時間分別為Tcoh、Thold和Tclear(其中Tcoh與同步碼持續(xù)時間Tc相等)[23],其與數(shù)據(jù)幀周期Tframe間的關(guān)系如圖3所示。

圖3 每幀中積分、保持和清除3種狀態(tài)持續(xù)時間示意圖Fig.3 Diagram of integral, holding, and clearing durations in each frame

令Tcoh<τ0,其中τ0=R×C,以保證在該時間內(nèi)積分清除電路未達(dá)到飽和狀態(tài)。可推得在Tcoh內(nèi),超前支路模擬相關(guān)結(jié)果We(t,τd)為

(5)

式中,信號部分Wes(t,τd)的表達(dá)式為

(6)

其中

INTesProc=

Ge(t,τd)是按式(7)定義的門函數(shù)。其表達(dá)式為

Ge(t,τd)u(t)-u(t-τd+d-Tb)

(7)

噪聲部分Wen(t,τ)的表達(dá)式為

Wen(t,τd)=

(8)

(9)

式中,INTe=-A4(Tb+τd-d)+Wen(t,τd);A4=NtA1A2/τ0是一個與τd和d無關(guān)的常量。

對滯后支路結(jié)果的分析方法與超前支路類似,在單個數(shù)據(jù)幀周期內(nèi),積分清除電路輸出為

(10)

式中,INTl=-A4(Tb-τd-d)+Wln(t,τd)。信號部分Wls(t,τd)的表達(dá)式為

Wls(t,τd)=

(11)

其中

INTlsProc=

噪聲部分Wln(t,τd)的表達(dá)式為

Wln(t,τd)=

(12)

完成高速模擬相關(guān)運(yùn)算后,對超前支路和滯后支路的積分結(jié)果We(t,τd)和Wl(t,τd)進(jìn)行采樣。由于已經(jīng)完成了積分運(yùn)算,可以使用低速AD進(jìn)行采樣。采樣結(jié)果輸入到數(shù)字信號處理器。

1.2 數(shù)字信號處理部分

數(shù)字信號處理包括環(huán)路鑒別器、環(huán)路濾波器和信號發(fā)生模塊3部分。環(huán)路鑒別器根據(jù)模擬相關(guān)運(yùn)算結(jié)果估計本地產(chǎn)生的同步信號與接收信號之間的時間偏差τd;環(huán)路濾波器據(jù)此計算調(diào)整量,并將其反饋到信號發(fā)生模塊產(chǎn)生新的同步信號。

首先對環(huán)路鑒別器的原理進(jìn)行詳細(xì)說明。由式(9)和式(10)可知,當(dāng)t=Tcoh時,積分過程結(jié)束,此時我們可以得到本地超前和滯后兩支路同步信號與接收信號的積分結(jié)果We(Tcoh,τd)=INTe和Wl(Tcoh,τd)=INTl。當(dāng)本地同步信號落后于接收信號(τd>0),有

|We(Tcoh,τd)|>|Wl(Tcoh,τd)|τd>0

(13)

當(dāng)本地同步信號超前于接收信號(τd<0),又可得到與式(13)相反的結(jié)論,即|We(Tcoh,τd)|<|Wl(Tcoh,τd)|τd<0。進(jìn)一步地,由式(9)和式(10)可得t=Tcoh時刻超前、滯后支路相關(guān)運(yùn)算結(jié)果幅值之差

ΔW(Tcoh,τd)=

We(Tcoh,τd)-Wl(Tcoh,τd)=-2A4τd

(14)

即在每一個積分周期內(nèi),當(dāng)A4確定后,時延τd決定著Tcoh時刻所對應(yīng)的超前、滯后兩路積分幅值之差ΔW(Tcoh,τd)的大小,且τd與ΔW(Tcoh,τd)呈線性關(guān)系。所以只要得到ΔW(Tcoh,τd),或者說得到We(Tcoh,τd)和Wl(Tcoh,τd),即可估計τd。

(15)

(16)

(17)

式中,BL是跟蹤環(huán)路的噪聲帶寬。

信號發(fā)生模塊使用查找表產(chǎn)生本地同步信號,必須保證查找表地址滿足PNCO∈[0,L×2F],其中F為碼相位的小數(shù)量化位數(shù),PNCO表示信號發(fā)生模塊查找表尋址相位。而且每個積分周期的首個相位地址的確定還要考慮前一個積分周期結(jié)束時最后一個尋址對應(yīng)的碼相位。據(jù)此可以按式(18)得到每個積分周期信號發(fā)生模塊的尋址相位初值。

PNCOInit(i+1)=

(PNCOInit(i)+(LfrmPoint(i)-1)×FTW+P0(i))%(L×2F)

(18)

式中,PNCOInit(i)和PNCOInit(i+1)分別表示第i個和第(i+1)個積分周期起始時刻的信號發(fā)生模塊尋址相位值;LfrmPoint(i)指的是第i次跟蹤過程中一個傳輸幀包含的采樣點(diǎn)數(shù);FTW表示碼相位增量控制字。式中的求余運(yùn)算可以保證所有的地址都在[0,L×2F]以內(nèi)。按照地址從查找表中讀取預(yù)先存儲的同步碼,輸出給模擬處理部分,經(jīng)時延控制得到新的超前、滯后支路同步信號ce(t,τd)和cl(t,τd),開啟下一次環(huán)路運(yùn)算。以此形成模數(shù)混合的閉合跟蹤環(huán)路。

1.3 模數(shù)混合信號同步算法的硬件設(shè)計

為了進(jìn)一步說明算法的可行性,我們按照圖1所示結(jié)構(gòu)和上文所述方法對所提出的高速模數(shù)混合信號同步算法進(jìn)行了硬件設(shè)計。

模擬信號處理的硬件電路設(shè)計是高速信號同步系統(tǒng)硬件設(shè)計的重點(diǎn)和難點(diǎn),要求電路系統(tǒng)具有足夠的帶寬和時間控制精度。圖4為模擬信號處理部分硬件系統(tǒng)設(shè)計框圖。圖4中,經(jīng)光電轉(zhuǎn)換后得到的接收信號通過A口輸入高速邏輯門芯片HMC844(支持45 Gbps數(shù)據(jù));本地同步信號由數(shù)字信號處理器中的信號發(fā)生模塊產(chǎn)生,經(jīng)時延控制芯片HMC856LC5(支持28 Gbps數(shù)據(jù))得到超前支路和滯后支路信號,通過B口輸入高速邏輯門。高速邏輯門完成對兩路輸入信號的異或運(yùn)算,然后將運(yùn)算結(jié)果輸入至高速模擬積分清除電路。

圖4 模擬信號處理部分硬件系統(tǒng)設(shè)計框圖Fig.4 Block diagram of the analog signal processing hardware system

按照圖2所示結(jié)構(gòu)設(shè)計高速模擬積分電路。本文選用ADI公司的AD8003寬帶運(yùn)算放大器和電容、電阻、開關(guān)共同構(gòu)成帶有保持、清除功能的模擬積分清除電路。利用數(shù)控開關(guān)和結(jié)型場效應(yīng)管J2N4393控制積分清除電路的工作狀態(tài),以實(shí)現(xiàn)定時對積分結(jié)果進(jìn)行保持和清除的功能。高速模擬積分電路設(shè)計原理圖如圖5所示,可按照所設(shè)置的Tcoh、Thold和Tclear這3個參數(shù)完成如圖3所示的周期性定時積分、保持和清除功能,輸出超前、滯后相關(guān)結(jié)果We(t,τd)和Wl(t,τd)。

使用低速AD芯片AD9609對We(t,τd)和Wl(t,τd)采樣,然后送至數(shù)字信號處理器,完成后續(xù)處理。由于數(shù)字部分的處理速率較低,且可利用較為成熟的可編程芯片來完成,所以設(shè)計難度相對較低,出于文章簡潔性的考慮,不對這一部分進(jìn)行詳細(xì)討論。

圖5 帶有保持清除功能的高速模擬積分電路原理圖Fig.5 Schematic diagram of high speed analog integrator with holding and clearing functions

2 對比分析

本文采用通斷鍵控調(diào)制,數(shù)據(jù)速率Rb=2.5 Gbps,數(shù)據(jù)幀長L=8 192 bit,采用長度Nt=256 bit的偽隨機(jī)序列作為同步碼,同步碼位于每幀幀頭,其余為控制信息和數(shù)據(jù)位。下面分別在信號同步精度、系統(tǒng)功耗以及數(shù)字處理器運(yùn)算復(fù)雜度3個方面對模數(shù)混合信號同步算法與全數(shù)字同步算法(即前文提到的FDDLL算法)進(jìn)行對比分析。

2.1 同步精度對比分析

本文提出的模數(shù)混合信號同步算法僅對高速信號相關(guān)運(yùn)算采用模擬處理,對環(huán)路鑒別、環(huán)路濾波等仍采用數(shù)字處理。所以只要分析在環(huán)路鑒別前的處理對同步精度的影響即可。

典型的FDDLL算法同步精度[24]為

σFD=

(19)

式中,BL和d是環(huán)路濾波器參數(shù);Tcoh表示積分時間,兩種算法的這3項(xiàng)參數(shù)是一致的,目前需要討論的是載噪比C/N0。假設(shè)模數(shù)混合處理方式與全數(shù)字方式的帶寬一致,則可將C/N0對比轉(zhuǎn)化為信噪比(signal-to-noise ratio, SNR)對比。兩種算法區(qū)別主要在于積分/累加運(yùn)算后的信噪比這一項(xiàng)。

對于全數(shù)字算法,采樣頻率以fs表示,在同步碼持續(xù)時間Tc內(nèi)可以采集Ns個樣點(diǎn)。完成相關(guān)運(yùn)算后,全數(shù)字算法信噪比為SNRFD,模數(shù)混合算法信噪比為SNRmix,二者關(guān)系為

(20)

由于積分結(jié)果本身近似線性,對積分結(jié)果做線性估值,其誤差可認(rèn)為是0,即線性估值不引入新的誤差。

綜上,相比于全數(shù)字算法,模數(shù)混合同步算法不會造成同步精度下降。

2.2 功耗對比分析

由于現(xiàn)場可編程門陣列(field programmable gate array, FPGA)具備強(qiáng)大的并行處理能力,適用于高速處理系統(tǒng),故本文使用FPGA作為數(shù)字信號處理器。傳統(tǒng)的FDDLL算法

需要使用高速AD對接收信號采樣,采樣率至少為5 Gsps。為滿足時序要求,FPGA需對采樣信號做至少1∶32串并轉(zhuǎn)換,轉(zhuǎn)換為低速并行信號后方可處理;而模數(shù)混合同步環(huán)路要求AD采樣率大于25 000/8 192×2=0.610 35 Msps即可。

對全數(shù)字同步算法和模數(shù)混合信號同步算法的實(shí)現(xiàn)方案進(jìn)行整系統(tǒng)功耗對比。分別以采樣速率5 Gsps的EV10AQ190芯片和采樣速率20 Msps的AD9609芯片進(jìn)行數(shù)據(jù)采集(AD量化位數(shù)均為10位)。經(jīng)調(diào)研分析,得到如表1、表2所示結(jié)果。對比結(jié)果顯示,在文中所設(shè)置的參數(shù)下,模數(shù)混合信號同步算法的系統(tǒng)功耗約為全數(shù)字同步算法的30%,更適于空間傳輸平臺等功耗受限環(huán)境。

表1 全數(shù)字算法功耗

表2 模數(shù)混合算法功耗

2.3 數(shù)字處理器運(yùn)算復(fù)雜度對比分析

對于空間系統(tǒng)而言,不僅功耗受限,可用的數(shù)字處理資源也低于地面系統(tǒng)。尤其在衛(wèi)星通信、深空通信領(lǐng)域,可用的FPGA等數(shù)字信號處理器件性能有限,而多片F(xiàn)PGA互聯(lián)不僅增加了功耗,也會使系統(tǒng)更加復(fù)雜,不適于空間平臺使用。故降低數(shù)字信號處理復(fù)雜度也很有必要。

考慮FDDLL中的數(shù)控振蕩器和偽碼發(fā)生器的功能相當(dāng)于本文設(shè)計的模數(shù)混合同步環(huán)路中的信號發(fā)生模塊。假設(shè)兩種算法在M次循環(huán)后都可完成環(huán)路入鎖。表3和表4分別給出了兩種算法的運(yùn)算復(fù)雜度對比結(jié)果和FPGA資源開銷對比結(jié)果(除同步算法外,還包括外設(shè)配置、時鐘和復(fù)位控制等功能的資源開銷)。由表3可知,

模數(shù)混合算法的復(fù)雜度從FDDLL的O(NtM)減少至O(M)。Nt越大,則模數(shù)混合同步算法在運(yùn)算復(fù)雜度方面的優(yōu)勢越明顯。由表4可知,模數(shù)混合算法節(jié)約了85%以上的邏輯資源、67%的存儲資源以及約40%的總線資源。在高速同步處理中,模數(shù)混合算法對FPGA性能的要求遠(yuǎn)低于全數(shù)字算法。

表3 兩種算法的環(huán)路運(yùn)算復(fù)雜度比較

表4 兩種算法的資源開銷對比

3 仿真分析

鑒于PSpice軟件對于高頻電路仿真的優(yōu)越性和Matlab對于數(shù)字仿真的便利性,本文使用PSpice和Matlab聯(lián)合仿真。首先對模擬電路處理過程進(jìn)行仿真分析;然后對模數(shù)混合同步環(huán)路整體進(jìn)行仿真,觀測不同噪聲下的同步精度,并與全數(shù)字算法進(jìn)行對比。仿真參數(shù)與第2節(jié)所使用參數(shù)一致。

圖6是高速激光信號產(chǎn)生和采集系統(tǒng),用于產(chǎn)生模數(shù)混合信號同步算法仿真所需數(shù)據(jù)。系統(tǒng)使用高速信號生成板卡(見圖6中的 編號①)產(chǎn)生2.5 Gbps的二進(jìn)制啟閉鍵控(on-off keying, OOK)調(diào)制信號,經(jīng)電/光轉(zhuǎn)換為1 550 nm波長的激光信號(見圖6中的編號②),再通過光天線(見圖6中的編號③)進(jìn)行發(fā)送和接收,然后經(jīng)光/電轉(zhuǎn)換為基帶電信號(見圖6中的編號②),使用采樣速率達(dá)80 Gsps的高速示波器采集信號(見圖6中的編號④)。

圖6 收發(fā)設(shè)備與光天線Fig.6 TR device and optical antenna

3.1 模擬電路處理過程仿真分析

采集到的樣本數(shù)據(jù)波形如圖7所示。使用采集到的樣本數(shù)據(jù)作為輸入信號,經(jīng)異或運(yùn)算后按照圖5所示的電路結(jié)構(gòu)對模擬相關(guān)運(yùn)算功能進(jìn)行仿真,結(jié)果如圖8所示。

圖7 光電轉(zhuǎn)換后信號波形Fig.7 Waveform after photovoltaic conversion

圖8 積分結(jié)果的保持和清除功能Fig.8 Holding and clearing function of integral

圖8中紅色線表示積分清除電路輸入信號,即本地同步碼與接收信號異或運(yùn)算結(jié)果;綠色線表示積分清除電路輸出結(jié)果;粉色線表示復(fù)位信號。有效積分時間均在積分清除電路的線性工作區(qū);在積分過程結(jié)束后積分清除電路進(jìn)入保持狀態(tài);加入復(fù)位信號后,積分清除電路輸出結(jié)果隨之清零。雖然由于場效應(yīng)管導(dǎo)通電阻分壓,清零結(jié)果不能完全達(dá)到理想的0值,但是基本可以保持在10-2V以內(nèi),屬于允許的誤差范圍。

3.2 模數(shù)混合同步環(huán)路仿真分析

為了分析模數(shù)混合同步環(huán)路的同步精度,在不同的Eb/N0條件下進(jìn)行閉環(huán)仿真。仿真條件設(shè)為Eb/N0=-15 dB,-10 dB,-5 dB,0 dB,5 dB,10 dB。圖9為在上述條件下的環(huán)路跟蹤曲線,即環(huán)路鑒別器的輸出結(jié)果。從圖9可以看出,各條跟蹤曲線均在0值附近抖動,說明環(huán)路已經(jīng)入鎖,且抖動隨著Eb/N0的提高而降低。

圖9 同步環(huán)路的環(huán)路時延跟蹤曲線Fig.9 Time-delay curve of the synchronization loop

在相同的仿真環(huán)境下,使用FDDLL算法對相同數(shù)據(jù)幀結(jié)構(gòu)的信號進(jìn)行同步,按文獻(xiàn)[24-25]所述方法計算得到其同步精度理論值,并與模數(shù)混合算法同步精度進(jìn)行對比,圖10為兩種算法同步精度對比結(jié)果。由圖10結(jié)果可知,當(dāng)Eb/N0≥-10 dB時,模數(shù)混合算法同步精度達(dá)80 ps以內(nèi)。隨著Eb/N0的增加,精度進(jìn)一步提升,甚至可達(dá)ps量級,與全數(shù)字算法相比在性能上幾乎沒有損失,與理論分析結(jié)果一致。

由于模數(shù)混合算法與全數(shù)字算法在鑒相與環(huán)路濾波處理上完全一致,所以即便采用其他類型的環(huán)路鑒別和環(huán)路濾波算法(見文獻(xiàn)[9]所述算法),二者的性能也是一致的。

圖10 同步精度對比圖Fig.10 Comparison chart of synchronization accuracy

4 結(jié)束語

本文提出的基于模數(shù)混合的高速信號同步算法利用模擬域的異或和積分運(yùn)算以及基于線性估值原理的積分峰值插值算法,在保證性能的同時有效地簡化了數(shù)字信號處理模塊的結(jié)構(gòu),成倍降低了同步環(huán)路的運(yùn)算復(fù)雜度,節(jié)約了數(shù)據(jù)采集與處理資源,并降低了系統(tǒng)功耗。這種模數(shù)混合的同步算法可有效解決高速傳輸系統(tǒng)對于高采樣率的需求與高速AD采樣技術(shù)發(fā)展瓶頸的矛盾,在激光統(tǒng)一測控、太赫茲寬帶空間通信等需要完成高速數(shù)據(jù)傳輸?shù)念I(lǐng)域中具有廣泛的應(yīng)用前景。