高分辨率程控寬帶信號(hào)源的設(shè)計(jì)

楊保亮，楊守良,王鑫

（重慶文理學(xué)院電子電氣工程學(xué)院，重慶，402160）

0 引言

信號(hào)源在測(cè)控、通信、導(dǎo)航、雷達(dá)、醫(yī)療等領(lǐng)域應(yīng)用廣泛，頻率精度、穩(wěn)定度、相位是一個(gè)信號(hào)源中的重要指標(biāo)。傳統(tǒng)的波形發(fā)生器產(chǎn)生的波形少，精度低，而且體積大，靈活性差[1]。直接數(shù)字頻率合成是20 世紀(jì)60 年代末出現(xiàn)的第三代頻率合成技術(shù)，它的頻率轉(zhuǎn)換速度快，頻率分辨率高，并在頻率轉(zhuǎn)換時(shí)可保持相位的連續(xù)。目前，市場(chǎng)上出現(xiàn)了許多DDS專(zhuān)用芯片，而DDS專(zhuān)用芯片輸出波形種類(lèi)單一，頻率、幅值相位等參數(shù)不可調(diào)節(jié)，不能靈活滿足于實(shí)際需求[2-3]。利用FPGA的高速、高性能和可重構(gòu)性可實(shí)現(xiàn)各種比較復(fù)雜的信號(hào)源功能[4]。本文在深刻剖析DDS的基礎(chǔ)上，利用單片機(jī)和FPGA實(shí)現(xiàn)一種組合型的DDS信號(hào)源，實(shí)驗(yàn)證明，該信號(hào)源可以產(chǎn)生高速度、高帶寬、高分辨率、相位連續(xù)高的信號(hào)源，該波形發(fā)生器結(jié)構(gòu)組成比較簡(jiǎn)單、由于采用采用在線編程技術(shù)，功能靈活可變，可以任意的擴(kuò)展。

1 DDS原理分析

正弦波的主要組成要素是幅度、相位、頻率，其中幅度不符合線性規(guī)律，但是它的相位符合線性增加的規(guī)律，DDS根據(jù)這里規(guī)律來(lái)產(chǎn)生正弦信號(hào)的，主要由N位的相位線性累加器和寄存器構(gòu)成，在工作的時(shí)候，相位累加器在時(shí)鐘脈沖控制下不斷對(duì)頻率控制字K進(jìn)行累加，然后將累加器的數(shù)值作為波形存儲(chǔ)器ROM的地址，獲取波形存儲(chǔ)的波形數(shù)據(jù)，最后對(duì)得到的數(shù)據(jù)進(jìn)行一定調(diào)幅、優(yōu)化、數(shù)模轉(zhuǎn)換、濾波等調(diào)理進(jìn)一步得到理想的波形信號(hào)。DDS的原理如圖1所示。

圖1 DDS原理框圖

2 設(shè)計(jì)框圖

本設(shè)計(jì)以FPGA為核心設(shè)計(jì)DDS信號(hào)源，低速的部分采用經(jīng)典的單片機(jī)進(jìn)行處理，然后通過(guò)串行通信和FPGA進(jìn)行信息的交換，系統(tǒng)設(shè)計(jì)總框圖如圖2所示?？傮w方案的主要包含F(xiàn)PGA、單片機(jī)、D/A轉(zhuǎn)換、濾波、輸出和輸入等六個(gè)部分。其中FPGA子系統(tǒng)部分主要完成DDS核心模塊的實(shí)現(xiàn)；單片機(jī)、鍵盤(pán)、顯示電路主要完成頻率控制、帶寬設(shè)置、分辨率設(shè)置等功能；D/A轉(zhuǎn)換以及濾波電路主要完成將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)，得到光滑的波形信號(hào)等[6]。

圖2 系統(tǒng)設(shè)計(jì)總框圖

3 DDS模塊設(shè)計(jì)

3.1 相位累加器模塊

相位累加器是DDS的核心模塊，其主要用于產(chǎn)生查找ROM表的地址，從而輸出儲(chǔ)存在ROM中的相位幅度值。本設(shè)計(jì)相位累加器位數(shù)N設(shè)為32，F(xiàn)PGA輸入頻率為50MHz，通過(guò)鎖相環(huán)可以把頻率增大到250MHz。故頻率分辨率為0.058Hz。根據(jù)設(shè)計(jì)要求可調(diào)步長(zhǎng)為1Hz，且0.058*17≈0.986，故每次增加17，即可實(shí)現(xiàn)1Hz的增長(zhǎng)。由于所設(shè)計(jì)的字長(zhǎng)N=32，故采用一個(gè)32位的加法器以及一個(gè)32位的D觸發(fā)器構(gòu)成相位累加器，其輸出值在同步時(shí)鐘的控制下按照所給輸入頻率字長(zhǎng)進(jìn)行遞增。相位累加器模塊原理圖設(shè)計(jì)如圖3所示，其中a[31..0]為頻率控制字輸入引腳，D[31..0]為累加器輸出。

圖3 相位累加器原理圖

3.2 FPGA與單片機(jī)的接口通信設(shè)計(jì)

為了進(jìn)行對(duì)DDS各種參數(shù)的設(shè)定，需要接收外部輸入設(shè)備的命令，但是由于輸入設(shè)備低速直接接到FPGA會(huì)影響其性能，因此采用了單片機(jī)獲取輸入設(shè)備的參數(shù)，然后通過(guò)單片機(jī)的串口把相應(yīng)的數(shù)據(jù)傳遞給 FPGA。由于單片機(jī)的串口每次只能發(fā)送8位的數(shù)據(jù)，而接收頻率控制字的加法器和數(shù)據(jù)寄存器都是32位的，故我們需要單片機(jī)需要把32位的頻率控制字分為4個(gè)8位數(shù)據(jù)由高位到低位連續(xù)發(fā)送四次給FPGA系統(tǒng)。

4 DA轉(zhuǎn)換電路設(shè)計(jì)

DAC芯片是系統(tǒng)波形產(chǎn)生過(guò)程中的核心器件，根據(jù)系統(tǒng)對(duì)帶寬和分辨率的參數(shù)的要求設(shè)計(jì)要求，我們選用AD公司的AD9708芯片，該芯片是一款8位，125Mbps的DA轉(zhuǎn)換芯片，內(nèi)置1.2V的參考電壓，差分電流輸出，其外圍電路如圖4所示。為了提高AD9708芯片輸出電流的穩(wěn)定性和抗干擾能力，設(shè)計(jì)電路中接入了7階巴特沃斯低通濾波器，帶寬為40MHz。

由于AD9708轉(zhuǎn)換結(jié)果是以電流形式輸出。我們需要的是一個(gè)電壓信號(hào)，這里通過(guò)個(gè)高輸入阻抗的線性運(yùn)算放大器把電流信號(hào)變換成電壓信號(hào)的，本設(shè)計(jì)中選取了145MHz帶寬的高性能運(yùn)放AD8065，同時(shí)該電路具有差分變單端、幅度調(diào)節(jié)等功能。AD8065是常用的單路電壓反饋型放大器，它具有FET輸入功能，可實(shí)現(xiàn)5-24V電壓變換。在實(shí)際的應(yīng)用中，輸出波形的幅度一般是可變的，為此，我們有設(shè)計(jì)了反相比例放大電路單片機(jī)，反饋電阻選用的是5K大小的電位器，電流轉(zhuǎn)電壓以及電壓幅度調(diào)節(jié)電路如圖5所示。

圖4 AD9708應(yīng)用電路

5 系統(tǒng)測(cè)試

根據(jù)設(shè)計(jì)需求搭建好系統(tǒng)的硬件后，在軟件設(shè)計(jì)過(guò)程中，首先根據(jù)模塊的思想進(jìn)行程序設(shè)計(jì)，編譯成功后，把?sof文件下載到先前搭建硬件電路中的FPGA芯片，通過(guò)RIGOLDS1022C數(shù)字示波器對(duì)輸出各種波形、頻率進(jìn)行了測(cè)試和觀察。通過(guò)示波器觀察到的高頻信號(hào)波形如圖6所示。高頻段（1MHz以上）三角波、正弦波、方波輸出波形。圖6 信號(hào)源輸出波形

圖5 電流轉(zhuǎn)電壓以及電壓幅度調(diào)節(jié)電路

本設(shè)計(jì)可以實(shí)現(xiàn)的信號(hào)頻率范圍是1Hz-5MHz。從圖7可以看出，本設(shè)計(jì)輸出波形的頻率為2MH、電壓的最大值1.0V，所以頻率準(zhǔn)確度比較高，并且波形無(wú)明顯失真。以正弦波為例，記錄其13個(gè)頻率輸出值，并對(duì)輸出頻率的準(zhǔn)確度進(jìn)行分析，如表1所示。

表1 正弦波輸出頻率準(zhǔn)確度分析

通過(guò)計(jì)算得出輸出信號(hào)的平均頻率準(zhǔn)確度為0.34%。從實(shí)驗(yàn)結(jié)果可以看出，本文設(shè)計(jì)實(shí)現(xiàn)方案結(jié)構(gòu)簡(jiǎn)單、修改方便、能夠?qū)崿F(xiàn)多種頻率可調(diào)而且輸出波形的質(zhì)量高，能夠滿足一般測(cè)試和設(shè)備的需求，具有一定的市場(chǎng)。

6 結(jié)論

本文提出基于高速FPGA與低速單片機(jī)雙核的DDS設(shè)計(jì)方案，然后詳細(xì)描述了DDS的工作原理、電路的結(jié)構(gòu)、設(shè)計(jì)基本思路以及實(shí)現(xiàn)方法，最后系統(tǒng)方案的要求搭建了硬件和軟件，主要包括參數(shù)計(jì)算、電路圖設(shè)計(jì)、程序設(shè)計(jì)等。經(jīng)過(guò)仿真、實(shí)物測(cè)試，結(jié)果表明輸出波形頻率可調(diào)范圍寬、波形穩(wěn)定，總體達(dá)到設(shè)計(jì)指標(biāo)，可以直接作為信號(hào)源使用。