基于FPGA的航姿測(cè)量單元設(shè)計(jì)與實(shí)現(xiàn)

仵松頎 李爭(zhēng)平 陳雷 袁明芊

摘 要：航姿測(cè)量單元通過(guò)感知機(jī)體三軸角速度和加速度信息，融合磁傳感器輸出的磁航向、磁通量信息及備份飛行顯示器輸出的空速信息解算得出飛機(jī)航向、姿態(tài)信息，采用FPGA作為航姿測(cè)量單元的主控制器以實(shí)現(xiàn)復(fù)雜的通信和控制。試驗(yàn)結(jié)果表明，采用FPGA作為系統(tǒng)的主控制器，達(dá)到了預(yù)期的設(shè)計(jì)要求，克服了通用處理器的弊端。

關(guān)鍵詞：FPGA；航姿測(cè)量單元；現(xiàn)場(chǎng)可編程門陣列；通訊和控制

中圖分類號(hào)：TP732 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：2095-1302（2018）07-00-03

0 引 言

目前可編程邏輯器主要分為兩類：復(fù)雜可編程邏輯器件（Complex Programmable Logic Device，CPLD）和現(xiàn)場(chǎng)可編程邏輯器件（Field Programmable Gate Array，F(xiàn)PGA）。FPGA 的運(yùn)行速度快，管腳資源豐富，易實(shí)現(xiàn)大規(guī)模的系統(tǒng)設(shè)計(jì)，有大量的軟核可用，便于二次開發(fā)。應(yīng)用FPGA作為主控制芯片可完成系統(tǒng)的整體控制，實(shí)現(xiàn)復(fù)雜的控制邏輯，應(yīng)用于各類航空電子設(shè)備，具有重要的現(xiàn)實(shí)意義。

1 航姿測(cè)量單元功能與結(jié)構(gòu)

航姿測(cè)量單元應(yīng)用光纖陀螺感知載體角速度[1]，并計(jì)算航向角和姿態(tài)角，應(yīng)用石英撓性加速度計(jì)感知載體加速度信息。應(yīng)用加速度信息進(jìn)行姿態(tài)角初始對(duì)準(zhǔn)，同時(shí)補(bǔ)償陀螺漂移帶來(lái)的姿態(tài)角誤差[2]，與磁傳感器交聯(lián)，應(yīng)用磁傳感器輸出的磁航向角獲得初始航向角，應(yīng)用磁通量對(duì)航向角進(jìn)行修正；內(nèi)置溫度傳感器，實(shí)現(xiàn)對(duì)加速度信息的溫度補(bǔ)償；內(nèi)置數(shù)模轉(zhuǎn)換用DS模塊，實(shí)現(xiàn)航向、姿態(tài)信息的模擬輸出和接收ARINC407格式的無(wú)線電羅盤信息；與備份飛行顯示器交聯(lián)，將航向、姿態(tài)信息輸出至備份飛行顯示器進(jìn)行航姿顯示。航姿測(cè)量單元的組成及外部交聯(lián)關(guān)系如圖1所示。

1.1 航姿板

航姿板采用基于FPGA+DSP的架構(gòu)，F(xiàn)PGA為航姿測(cè)量單元的核心控制芯片，重點(diǎn)在于保障通訊的實(shí)時(shí)性和可靠性。其實(shí)現(xiàn)DSP的啟動(dòng)控制，數(shù)據(jù)的高速采集和解算航姿[3]。航姿板硬件組成如圖2所示。

1.2 加表采集板

加表采集板主要完成模數(shù)轉(zhuǎn)換功能，即將加表輸出的電流信號(hào)轉(zhuǎn)換為航姿板FPGA可采集的頻率信號(hào)。加表輸出為電流信號(hào)，范圍-5～5 mA，對(duì)應(yīng)的加速度值為-5～5 g。加表采樣板原理如圖3所示。

2 航姿測(cè)量單元FPGA設(shè)計(jì)與實(shí)現(xiàn)

航姿測(cè)量單元FPGA功能組成框如圖4所示。FPGA實(shí)現(xiàn)的功能主要包括兩部分：數(shù)據(jù)接收和數(shù)據(jù)發(fā)送。

2.1 陀螺數(shù)據(jù)接收模塊

陀螺數(shù)據(jù)接收模塊又分為UART模塊和數(shù)據(jù)解包模塊。UART模塊采集原始陀螺數(shù)據(jù)包，數(shù)據(jù)解包模塊根據(jù)通訊協(xié)議對(duì)陀螺數(shù)據(jù)包進(jìn)行解析，提取幀序、溫度、角速度等。接收陀螺數(shù)據(jù)流程如圖5所示。

2.2 磁羅盤數(shù)據(jù)接收模塊

磁羅盤數(shù)據(jù)接收模塊接收磁羅盤的磁航向、磁通量等信息，并定時(shí)發(fā)送給DSP進(jìn)行航向解算。其通訊頻率為50 Hz，波特率為38 400 bit/s。

2.3 備份飛行顯示器數(shù)據(jù)接收模塊

備份飛行顯示器數(shù)據(jù)接收模塊接收空速信息，并定時(shí)發(fā)送給DSP進(jìn)行航姿解算。其通訊頻率為50 Hz，波特率為

115 200 bit/s。

2.4 航姿板DSP數(shù)據(jù)的接收模塊

當(dāng)DSP接收到FPGA的中斷標(biāo)志后，進(jìn)入中斷處理程序?qū)ぶ稦PGA，讀取數(shù)據(jù)進(jìn)行航姿解算，解算后重新尋址FPGA，將航姿數(shù)據(jù)發(fā)送給FPGA。FPGA與DSP接口關(guān)系如圖6所示。

2.5 無(wú)線電羅盤數(shù)據(jù)接收模塊

無(wú)線電羅盤的無(wú)線電方位角信息通過(guò)DS板發(fā)送給航姿測(cè)量單元中的FPGA。

2.6 加表數(shù)據(jù)采集模塊

加表數(shù)據(jù)采集模塊采集加表采集板輸出的頻率信號(hào)，頻率信號(hào)為方波。頻率信號(hào)時(shí)序如圖7所示。壓頻轉(zhuǎn)換關(guān)系如

圖8所示。對(duì)應(yīng)的頻率參數(shù)見表1所列

由圖8可知，電壓、頻率轉(zhuǎn)換關(guān)系見式（1）：

其中：V為電壓，單位為V；fOUT為頻率，單位為Hz。頻率、加速度信息轉(zhuǎn)換關(guān)系見式（2）：

由于脈沖采集時(shí)間間隔為10 ms，采集精度為1個(gè)脈沖時(shí)，對(duì)應(yīng)的脈沖頻率為100 Hz，由式（2）可知，頻率為100 Hz的脈沖信號(hào)解算后對(duì)應(yīng)的加速度計(jì)值為0.833 mg，在硬件電路完成后，加速度值的采集精度取決于輸出頻率信號(hào)的采集

精度。

本文采用測(cè)周、測(cè)頻相結(jié)合的方法實(shí)現(xiàn)脈沖信號(hào)的采集[5]，從而最大限度的減小了量化誤差，提高了頻率信號(hào)采集的精度。頻率信號(hào)采集時(shí)序如圖9所示采集流程如圖10所示。

期；f0為用于采集非整周期脈沖數(shù)的細(xì)分脈沖，本設(shè)計(jì)頻率應(yīng)用100 MHz；nx為T0周期內(nèi)第一個(gè)脈沖到來(lái)前的非整周期脈沖數(shù)；ny為T0周期內(nèi)最后一個(gè)脈沖到來(lái)后的非整周期脈沖數(shù)；頻率信號(hào)采集流程如圖10所示。

2.7 溫度數(shù)據(jù)采集模塊

溫度傳感器DS18B20為1線總線傳感器，由一根總線完成控制和數(shù)據(jù)傳輸，由總線高低電平時(shí)間完成I/O的數(shù)據(jù)傳輸，節(jié)省了硬件資源。

2.8 數(shù)據(jù)發(fā)送模塊

航姿測(cè)量單元FPGA軟件定時(shí)10 ms按照不同的通訊協(xié)議分別給相應(yīng)的設(shè)備發(fā)送相應(yīng)的數(shù)據(jù)，可以分為DSP中斷產(chǎn)生模塊、維修自檢發(fā)送模塊、DSP讀數(shù)據(jù)模塊、顯示器數(shù)據(jù)發(fā)送模塊、DS板數(shù)據(jù)發(fā)送模塊。

2.9 啟動(dòng)DSP模塊

采用FPGA控制 DSP啟動(dòng)，F(xiàn)PGA可靈活控制DSP的啟動(dòng)時(shí)序，當(dāng)一次啟動(dòng)DSP不成功時(shí)，F(xiàn)PGA可以重新啟動(dòng)DSP。

2.10 數(shù)據(jù)鎖存

為了滿足本項(xiàng)目的需要，我們選擇了雙端口模塊RAM來(lái)存儲(chǔ)信息。雙端口RAM界面如圖11所示。

3 試驗(yàn)驗(yàn)證

（1）針對(duì)陀螺數(shù)據(jù)接收模塊進(jìn)行了詳細(xì)的功能測(cè)試，長(zhǎng)時(shí)間測(cè)試結(jié)果表明陀螺數(shù)據(jù)接收模塊實(shí)時(shí)、可靠；

（2）在振動(dòng)環(huán)境下將航姿測(cè)量單元接收的陀螺數(shù)據(jù)與浙大專用采集設(shè)備采集的陀螺數(shù)據(jù)進(jìn)行一一比對(duì)，結(jié)果表明航姿測(cè)量單元的陀螺數(shù)據(jù)接收準(zhǔn)確，沒有丟失數(shù)據(jù)幀；

（3）針對(duì)航姿測(cè)量單元的航姿板FPGA進(jìn)行了功能測(cè)試，所有通訊功能實(shí)時(shí)、可靠；

（4）航姿測(cè)量單元的航姿板已經(jīng)由北航軟件測(cè)評(píng)中心完成了軟件三方測(cè)試，功能完整正確；

（5）航姿測(cè)量單元經(jīng)試飛驗(yàn)證，功能齊備、航姿輸出實(shí)時(shí)、準(zhǔn)確。

以上試驗(yàn)結(jié)論表明，航姿測(cè)量單元FPGA設(shè)計(jì)完全滿足了設(shè)計(jì)需求，安全、可靠。

4 結(jié) 語(yǔ)

本文針對(duì)航姿測(cè)量單元硬件交聯(lián)關(guān)系復(fù)雜、通訊實(shí)時(shí)性和可靠性要求高的特點(diǎn)，采用FPGA作為主控制器，設(shè)計(jì)了航姿測(cè)量單元FPGA軟件。經(jīng)試飛驗(yàn)證和功能測(cè)試表明，航姿測(cè)量單元FPGA設(shè)計(jì)功能齊備、實(shí)時(shí)性好、可靠性高。

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