利用FPGA實現脈沖壓縮的方法研究

姜文博

（陜西長嶺電子科技有限責任公司，陜西 寶雞 721006）

0 引 言

現代雷達特別是固態源雷達，由于其發射機峰值功率較小，為了增大雷達的作用距離，必須增加發射信號的時寬，但會降低信號的帶寬和雷達的距離分辨率。為了解決雷達作用距離與雷達距離分辨率之間的這種矛盾，脈沖壓縮技術被提出，并得到了廣泛研究和應用。雷達信號的脈沖壓縮技術，是指雷達通過發射大時寬脈沖信號保證雷達的作用距離，并在大時寬脈沖中調制大帶寬信號，在接收時通過對大帶寬信號進行匹配濾波得到小時寬脈沖來提高雷達距離分辨率。利用脈沖壓縮處理的信號波形有很多，如調相信號、非線性調頻信號和線性調頻信號等。在各種利用脈沖壓縮處理的信號波形中，線性調頻作為一種具備產生簡單、多普勒特性不敏感等優點的信號被雷達大量使用。

1 脈沖壓縮原理

信號的脈沖壓縮處理是基于匹配濾波的原理實現的。設信號為：

n(t)為高斯白噪聲，均值為0，自相關函數為Rn(τ)=N0δ(τ)/2，功率譜密度為 N0/2。

對應的匹配濾波器的時域表達式為：

匹配濾波器的作用是對輸入信號x(t)進行相關運算。在t=t0時刻，信號各頻譜分量同相疊加得出相關峰值。由于與輸入信號中的s(t)具備強相關特性，與高斯白噪聲n(t)之間沒有相關性，因此最大輸出功率只與信號能量有關。匹配濾波器的這種相關特性，可以在高斯白噪聲中檢測出確定信號，是以輸出信噪比最大為準則的最優接收機[1]。基于這個特性，匹配濾波器在許多場合都是最佳的處理器，有著極其廣泛的應用。本文討論的脈沖壓縮技術，就是基于匹配濾波器進行討論的。

脈沖壓縮時會產生旁瓣，而旁瓣隨著離主瓣的間隔x按1/x的規律衰減，旁瓣的零點間隔為1/B。在多個目標情況下，這些旁瓣會淹沒在其他微弱目標中，使得目標無法分辨。因此，必須將其抑制，以提高小目標的辨別能力。旁瓣抑制利用在信號傳輸通路上以加權實現。加權可以在頻域、幅域和相域上操作，加權的位置可以是射頻、中頻和視頻。由于是利用匹配濾波器處理線性調頻信號，所以在匹配濾波器上進行加權。加權系數選擇Hamming窗函數，其最高旁瓣電平為-43 dB，歸一化主瓣寬度為1.30 dB，最大信噪比損失為3.1 dB。通過Matlab仿真可以得出脈壓結果，主副比大概為42 dB。

2 脈沖壓縮實現

采用時域卷積的方法實現匹配濾波，從而得到脈沖壓縮結果。利用FPGA實現脈沖壓縮的系統結構，如圖1所示。

圖1 脈沖壓縮系統結構

在一個實際的例子中，輸入信號的中頻為150 MHz，信號帶寬為40 MHz。

在A/D采集時，根據帶通采樣定理，選擇4/5的中頻頻率作為A/D的采樣頻率，即為120 MHz。如此，DDC時，對于I路本振系數變為1、0、-1、0的循環序列，Q路本振系數變為0、-1、0、1的循環序列。這樣就不需要DDS和乘法器做混頻，減少了系統的復雜度。

在DDC中，對于I、Q兩路的低通濾波器，選擇FIR濾波器。采用xilinx公司提供的FIR ip核，可以很方便實現FIR濾波器。首先，應用Matlab的fdatool工具，生成一個采樣率120 MHz、通帶20 MHz、阻帶21 MHz、阻帶衰減80 dB、通帶平坦度0.1 dB的FIR濾波器系數；然后量化為16 bit，導出coe文件。利用VIVADO軟件左側IP Catalog按鈕打開IP Catalog界面，然后在Digital Signal Processing子項Filters中找到FIR Compiler，雙擊鼠標左鍵打開。FIR核第一頁Filter Options設置，Component Name本欄填寫IP核的名字。Select Source本欄有兩個選項，其中一個為Vector，選擇Vector要求Coefficient Vector中填寫濾波器各個系數，另一個是COE File，選擇時要在Coefficient File中選擇濾波器系數文件。在此，選擇濾波器系數文件方法，文件是在MATLAB中生成的coe文件。Filter Type本項選擇Single Rate，其余項默認。FIR核第二頁Channel Specification設置，Select Format本項選擇Frequency Specification；Input Sampling Frequency（MHz）本欄填寫信號輸入速率，本例中信號采樣率為120 MHz，所以此處填寫120；Clock Frequency（MHz）本欄填寫IP核運行頻率，本例選擇240 MHz，為信號采樣率的2倍；其余項默認。FIR核第三頁Implementation設置，Input Data Type本項選擇Signed有符號數輸入；Input Data Width本欄填寫輸入數據寬度，為16位；Input Data Fractional Bits本欄填寫輸入數據中的小數位個數，為0；Output Rounding Mode本欄選擇Truncate LSBs，截掉輸出數據低位；Output Width本欄填寫輸出數據位寬，為24位[2]。濾波器系數為16位有符號數。輸入數據為不大于24的無符號數或者不大于25的有符號數時，每一級乘法所用的乘法器為1個，所以考慮到下一級脈沖壓縮時的輸入數據位寬，此處設定輸出數據位寬為24；其余項默認。FIR核第四頁Detailed Implementation設置，Goal本項為綜合方式。為了保證性能，選擇Speed，運行速度優先。如果資源緊張，可以選擇Area，以節省硬件資源。FIR核第五頁Interface設置為默認項。

脈壓匹配濾波器配置類似于DDC中的低通濾波器，其更改的地方為FIR核第一、二頁Coefficient File中選擇系數文件為仿真過程中生成的匹配濾波器系數文件；FIR核第二頁Channel Specification設置中Input Sampling Frequency中填寫60 MHz，原因是對信號做了2倍抽取，信號頻率由120 MHz降到60 MHz；FIR核第三頁Implementation設置中Output Width數據位寬填寫31，由于從IP核中輸出的數據要做加減法后變為32位數據。

做完匹配濾波后，對輸出的I、Q通道求模；采用CORDIC核，核執行的是CORDIC算法。在第一頁設置中，Functional Selection選擇Translate；Input width選擇32，Output width選擇32。最后，輸出結果如圖2所示。

3 結 論

從結果上看，脈壓結果脈壓峰值明顯，基本符合Matlab仿真結果。系統處理5 μs時寬、40 MHz帶寬的線性調頻信號時，延時為6.6 μs，處理延時小，可以快速得出結果。受限于FPGA的運行頻率，本文方法對帶寬200 MHz以下的信號處理，在程序結構、處理延時以及處理速度上有優勢，適用于開發周期短、可靠性要求高的領域，而對于大時寬帶寬信號還需要利用頻域處理方法進行處理。

圖2 脈沖壓縮結果

[1] 陳伯孝.現代雷達系統分析與設計[M].西安：西安電子科技大學出版社，2012.

[2] 胡曉軍，倪震明.基于FPGA的雷達脈沖壓縮系統設計制導與引信[J].今日電子，2007，28（1）：53-56.